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RSS订阅原创 什么是示波器的死区时间？
其长短与示波器的波形捕获率直接相关——捕获率越高，死区时间越短，捕获异常信号的概率就越高。死区时间：是示波器处理上一次采集的数据（如运算、分析、渲染显示）的时间。采样时间指的是示波器通过ADC对输入信号进行采样并存储到内存的时间，这段时间采集到的波形我们在示波器上能看到；1. 优先提升波形捕获率：关闭不必要的功能（如数学运算、多通道同时采集、余辉显示），如果示波器有“快速捕获”模式，可一键开启；数字示波器捕获信号的过程中，一个完整的捕获周期由两部分组成：采样时间和死区时间。
2025-12-22 21:03:36
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原创 以太网硬件设计为什么需要变压器？
电路中设计了很多0Ω电阻用以选择以太网芯片连接那一路，只选择一路通，但是我们的0欧姆电阻全焊上了，相当于我们的PHY芯片的输出信号同时连接了两路以太网，其中一路为集成了变压器的以太网口，另一路为变压器。其实PHY芯片后面都需要加变压器，但是如果以太网连接器内部集成了变压器，就不需要额外再加变压器，如果以太网连接器内部没有集成变压器，就需要额外再加变压器。2.直流阻断：变压器仅允许交流信号通过，阻止双绞线可能携带的直流电流（如 PoE 供电中的直流成分）进入 PHY 芯片，避免长期直流负载损坏芯片。
2025-10-05 21:59:10
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原创 FPGA开发—DSP的PREG寄存器
但是代码中没有使用IP核，也没有使用原语，只是在进行乘法运算的时候写了一个“*”，而综合工具自动综合为乘法器，这该怎么改呢？等 DSP48E1 单元，其动态 OPMODE [6:0] 连接方式可能会产生 “未注册的异步反馈路径”（即反馈信号没有经过寄存器同步，直接形成了异步环路）。（P 路径的寄存器）属性，用于同步 P 路径的信号。当设计中使用了 ** 内部 P 反馈的操作模式（opmode）** 时，必须启用。属性设为 1），否则异步反馈会带来时序风险（如亚稳态、时序不满足等）。
2025-09-28 19:58:10
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原创 仪表放大器设计的陷阱，藏在钻石图中
钻石图描述了输入共模电压与输出电压的关系，即共模电压在一定程度上会限制输出电压。此次测试的共模电压为2.5V左右，对应输出电压最大值为1.4~1.5V左右，因此输出的值偏小，而且最高被限制在了1.5V左右。将供电换为±12V即可。如上图所示，共模电压为2.5V左右时，输出电压可以达到10V左右，我们所需要的最大输出为2.5V左右，因此±12V电压满足要求。
2025-09-25 21:33:54
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原创 FPGA开发中的乘法运算——使用LUT还是DSP？
对于位数较多的乘法（如 8×8、16×16），无法直接用单个 LUT 实现（输入位数超过 LUT 的最大输入数，如多数 FPGA 的 LUT 为 6 输入）。此时，编译器会将乘法分解为多个小位数乘法和加法，通过多个 LUT 级联或组合逻辑实现。LUT（查找表）实现乘法的核心思路是枚举所有可能的输入组合并存储对应的计算结果，本质上是一种 “空间换时间” 的策略。2.DSP：DSP 是一种硬件加速单元，专门用于高效实现数学运算（尤其是乘法、乘加运算），是 FPGA 中除 LUT、寄存器外的重要资源。
2025-09-25 21:10:20
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原创 晶体和晶振
当外部电压的频率接近或等于晶体的固有频率时，晶体的机械振动幅度会急剧增大（这一现象称为 “压电谐振”），此时晶体的等效阻抗最小，振动最稳定。谐振状态下，晶体持续的机械振动会通过正压电效应，在其两个电极表面产生周期性的正负电荷（即微弱的交变电信号），这个电信号的频率完全等于晶体的固有频率。晶体产生的微弱电信号会被外部电路的放大器放大，放大后的信号再反馈到晶体的输入端，继续驱动晶体振动 —— 如此循环，形成持续、稳定的振荡，外部电路即可从这个振荡中获取频率信号。二、晶振与晶体的区别。
2025-09-13 22:57:16
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原创 关于数字信号的上升时间
低速信号的上升沿 “起始缓慢（0-10%）” 和 “末端缓慢（90-100%）” 的区间占总过渡时间的比例通常 < 10%，对整体上升时间的影响可忽略 ——10%-90% 区间能覆盖 “90% 以上的有效过渡时间”，结果更贴近 “人对‘上升速度’的直觉认知”（即 “从明显动到明显停” 的过程）。80% 阈值确保在过冲开始前，信号仍处于稳定上升阶段；工业界和学术界普遍采用 “10%-90% 阈值法”（最常用），部分场景（如高速信号）会用 “20%-80% 阈值法”，两种方法的本质逻辑一致，仅阈值选择不同。
2025-08-27 08:39:14
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原创 讲透TVS二极管
TVS 的工作机制基于PN 结的雪崩击穿效应，结构上与稳压管类似，但优化了 “响应速度” 和 “浪涌电流承受能力，当电路电压低于 TVS 的 “击穿电压（VBR）” 时，TVS 呈高阻态，几乎不导通电流，对正常电路工作无影响，当瞬态过电压超过 VBR 时，PN 结迅速进入 “雪崩击穿” 状态，TVS 的阻抗瞬间从高阻变为低阻低阻状态下，TVS 会将过电压 “钳位” 在一个固定的 “最大钳位电压（VC）”—— 即 TVS 导通时两端的电压，这个电压会严格控制在被保护元件的安全耐压范围内。
2025-08-27 07:56:00
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原创 PCB中微带线和带状线的区别
高速 / 高频信号：如 PCIe 4.0/5.0（速率＞8GBps）、DDR5（频率＞4800MHz）、5G 射频信号（频率＞20GHz）、高速串行总线（SATA、USB4）等，需极低的传输损耗和稳定的阻抗；导线位于 PCB 的表层或次表层（通常是顶层 / 底层），下方仅存在单一参考平面（地或电源层），导线与参考平面之间填充绝缘介质（如 PCB 基材 FR4），上方暴露在空气中（或覆盖阻焊层）。（1）阻抗受 “导线宽度、介质厚度、介质介电常数（εr）、阻焊层厚度” 影响，（2）- 传输损耗：因电磁场辐射，
2025-08-23 22:34:19
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原创 差分信号的四大优点
随着芯片向低功耗、小尺寸发展，电源电压不断降低（如从 5V 降至 3.3V、1.8V，甚至 1.2V），单端信号的 “信号摆幅”（高低电平差）随之减小，容易被噪声淹没（比如 1.2V 电源下，单端信号摆幅可能仅 0.8V，叠加 0.1V 干扰就会导致误码）。差分走线通常采用 “紧密耦合” 的结构（两条线平行且间距均匀），配合连续的参考平面（如 PCB 下方的地平面），能形成稳定的传输阻抗（即 “差分阻抗”，如 USB 3.0 的差分阻抗为 90Ω±10%）；（有用信号被保留，甚至幅度翻倍）；
2025-08-23 22:18:01
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原创 单端信号的阻抗与差分信号的阻抗的关系
阻抗是 “这两股反向电流在两条线之间传输时的总阻碍”，具体对应：两条线自身的电阻（两股电流分别流过线 1 和线 2 的阻碍）、两条线之间的电容（线 1 和线 2 靠得近，电流想 “穿过绝缘层” 从线 1 流到线 2 的阻碍）、两条线自身的电感 + 线间的互感（反向电流的磁场相互影响，产生的额外阻碍）。单端信号的传输必须依赖 “信号线 + 地” 的回路。差分对中，两根走线中的信号大小相同、方向相反，电流既经历了走线 1 的阻抗，又经历了走线 2 的阻抗，总的阻抗（差分阻抗）就相当于是 2 倍的单端阻抗。
2025-08-23 21:47:20
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原创 为什么低频信号不需要考虑阻抗匹配，高频信号需要？
当信号在传输线中传播到阻抗不连续点（即阻抗不匹配处，如传输线与负载 / 探头的连接点、不同类型电缆的接头等）时，会发生 “能量分裂”，形成两部分：透射波和反射波。波长与周期的关系：信号波长 λ（单位：m）= 信号在电缆中的传播速度 v（≈0.6~0.8 倍光速，约 2×10⁸m/s） × 信号周期 T（单位：s）。基于上述的分析，其实低频信号和高频信号遇到阻抗不匹配的点其实都会产生反射信号，那么为什么低频信号不考虑反射信号而高频信号考虑反射信号呢？这个得从信号的波长和传输电缆的关系入手。
2025-08-21 20:46:45
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原创 陶瓷电容和电解电容
当芯片内部有晶体管断开时，芯片所需的电流会减小，如果没有去耦电容，电源引脚的电压会升高，但是去耦电容短时间吸收了多余的电流，从而抑制电压波动。电解电容通常用在DCDC的电源输出引脚附近，用于消除DCDC内部开关切换产生的纹波，由于纹波的频率比较低，因此通常选用容量较大的电解电容。当芯片内部的晶体管闭合时，电流会突然增加，如果没有去耦电容，电源引脚的电压会减小，但是去耦电容释放了一部分电流，从而抑制电压波动。同时注意，去耦电容一定要放在电源引脚附近，如果放的位置过远，寄生电感会比较大，会抵消去耦效果。
2025-08-14 09:48:14
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原创 88E1111-B2-BAB2I000以太网芯片简介
此外，88E1111 器件可用于实现小型外形可插拔（SFP）转换器（GBIC）或 1000BASE - T 千兆接口转换器模块。88E1111 器件支持千兆媒体独立接口（GMII）、简化 GMII（RGMII）、串行千兆媒体独立接口（SGMII）、十位接口（TBI）和简化 TBI（RTBI），以便直接连接到 MAC / 交换端口。最近项目里面用到了88E1111-B2-BAB2I000这样一个以太网手法芯片，因此调研了硬件设计的相关资料，因为芯片手册里面内容太多了，因此我只把重点的东西总结下来。
2025-08-09 10:42:53
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原创 FPGA的功耗评估工具-XPE
在电路设计之前，通常需要评估FPGA各路电源所需要的电流，以便设计合理的电源方案，XILINX官方提供了XPE工具，可以精确的评估功耗以及各路电源所需要的电流值。1、打开工具后，顶部会弹出“宏已被禁用”，需要设置宏安全性为“中”，保存后退出，再次打开即可。4、可以看到各路电流的评估值、芯片总功耗、各类资源占用的功耗。3、在左边这一栏填写FPGA的基本信息，比如型号、封装等。2、使用工具之前，修改属性，确保文件不是“只读”4、快速评估工具，填写资源的使用量后点击”OK“
2025-07-29 11:35:01
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原创 数模混合系统中不同地如何处理？
数模混合系统中需要设计模拟电路部分和数字电路部分，在设计的过程中需要注意数字地和模拟地千万不能直接连在一起，因为数字电路中的开关切换会产生高频噪声，而模拟电路对噪声极其敏感，两者共地会使得数字电路的噪声污染模拟电路。0欧电阻的作用：对于直流分量，电阻很小，可以使得两端的点位均等；对于高频噪声，可以利用寄生电感形成滤波，但是滤波效果比磁珠要弱很多。磁珠：磁珠的直流阻抗稍微高一些，可能会使得两边的电位不一样；对于高频噪声，抑制效果比较好。
2025-07-29 10:45:00
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原创 如何加快FPGA的烧写速度以及从FLASH中加载程序的速度
在 Configuration选项中可以配置FPGA加载程序的时钟速率，理论上频率越高加载的也就越快，但是这也需要硬件能支持得到，否则会出现错误。（3）在General中“Enable Bitstream Compression”选项即为位流文件压缩选项，改为“True”后即可压缩。最终经过这四步后，烧写程序用时从原来的5分钟缩短为2分钟。FPGA加载程序的时间从30s缩短为不到1s。连续点击两次“Next”后即可选择JTAG的时钟频率，时钟频率越高烧写速度越快。解压之后生成比特流可发现文件相对之前变小。
2025-07-26 20:14:18
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原创 FPGA上电时序问题
当电源输出正常之后，输出的PG信号有效，作为使能输入到下一级电源芯片的使能引脚，这样下一级的上电时序必然会比较晚。才会输出VCCBRAM。（3）MGTAVCC：为 FPGA 内部的高速串行收发器（GTX, GTH, GTY 等）的 模拟核心电路 供电。（8）DDRVTT：为 DDR 接口的外部终端电阻（通常在内存条或板级上）提供参考电压和供电。（6）VCCO：为FPGA 的 可编程输入/输出 (I/O) 引脚 供电。（7）DDRVCC：为 FPGA 内部连接到 DDR 接口的 I/O 驱动器 供电。
2025-06-21 21:29:32
733
原创 PCIe差分时钟线的终端匹配电阻与隔直电容的作用
当信号沿着传输线传播到达接收端时，如果接收端的输入阻抗与传输线的特性阻抗不匹配，一部分信号能量会反射回源端，造成信号波形失真（如过冲、下冲、振铃）。当阻抗匹配时，信号能量几乎全部被接收端吸收，最大限度地减少了信号反射，确保了时钟信号边沿清晰、抖动小。电容对直流信号呈现无限大的阻抗（相当于开路），对交流信号则阻抗较低（阻抗大小与信号频率和电容值有关，串联在信号路径上的电容，阻止了发送端和接收端之间的直流 (DC) 电压路径。那么，终端匹配电阻和隔直电容的作用是什么呢？2、隔直电容：发送端的直流偏置电压 (
2025-06-21 21:01:45
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原创 DDR的基础知识与DDR开发学习笔记
由于DDR3的时序特别复杂，开发的时候需要配置两边的接口，一个是左边的用户接口，另一个是右边的控制接口，但是并不意味着我们要做全部的工作，IP核的左边的读写控制器需要自己开发，至于读写时序、预充电等等全部封装在IP核中，我们所需要做的就是调用这个IP核，但是前面的基础知识同样重要，因为作为一个FPGA开发工程师来讲绝对不能够浮于表面，也要知道这个IP核帮助我们实现了哪些功能。CAS是列选择，RAS是行选择，WE是读写控制（高电平读，低电平写），CS是片选信号，这四个信号均为低电平有效。
2025-05-25 15:20:04
1202
原创 硬件设计中隔离芯片的原理与应用
比如上图中左边的引脚连接在FPGA，而FPGA的IO口为3.3V，因此左边的电压值也应该是3.3V，如果改成5V，FPGA就会烧掉。说的简单一些，隔离芯片就像一个“安全门”，让应该过的信号流过（比如控制指令、数据等），把一些危险的电流、电压、干扰信号挡在门外，以保护电路中比较“娇贵”的器件，比如我将前端采集的模拟信号用ADC转化为数字信号后，在ADC和FPGA之间加一个数字隔离器，用来保护FPGA。“隔离”的意思就是将两端的电气特性给分开，阻断电流的路径，只保留信号的连接。（2）注意电源引脚的设计。
2025-05-25 14:57:21
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