ZhangDdingding的专栏

原创 Xilinx Nexys3的VGA口的使用和数字时钟的设计

最近一段时间在研究FPGA的开发，以前只是限于用modelsim仿真工具用Verilog硬件描述语言进行基于MIPS指令集的流水CPU的设计及实现，但也仅限于仿真的实现，该流水CPU能支持中断异常的处理，为五级的流水CPU内部无互锁和冲突，这也是花了大量的时间将其冒险给处理掉，最终生实现的CPU是一款完整的仿真CPU，可以说是功能强大。 但是做完仿真后，就想着如何能将其在硬件层面给实现出来，现在