ZYuNing的博客

原创 Systemverilog自学之路（1）---interface

interface： Systemverilog中的一个可综合的独立的端口类型，interface可以是一个独立的文件。interface的出现极大的简化了DUT和Testbench之间的连接方式，在Verilog中，通常是通过正确的顺序排列或者是信号名映射的方式（.信号名）连接两个端口，在Systemverilog中，可以通过interface来作为两个module之间的连接：传统的verilog连接方式:...