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RSS订阅原创 时序约束方法及解决timing问题的方法（二）
本文承接上一篇文章《时序约束方法及解决timing问题的方法（一）》，记录我在实际工程中fix timing问题的方法。xilinx的Vivado工具也一直在更新，到本人记录此文的时候，Vivado已经有2017.3版本了，建议大家使用最新的Vivado工具。继续上一篇博客中提到的约束问题，在修改了timing约束之后，有了false_path，set_multicycle等宽松的命令
2017-11-07 17:27:48
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原创 时序约束方法及解决timing问题的方法（一）
承接上一篇文件《 基于xilinx FPGA验证ASIC可能遇到的timing问题》中提到的问题，本文列数一下在vivado中可能用到的约束方法和面对timing问题的解决办法。（1）详尽的时钟约束 create_clock：和其他FPGA EDA tool一样，在vivado中timing约束越全越好，越细越好，而place约束可以很粗略或者省略调。约束中最常用的语...
2017-08-13 13:16:08
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原创 基于xilinx FPGA验证ASIC可能遇到的timing问题
本文是本人对xilinx XC7V系列FPGA用于ASIC前段验证遇到问题的总结，为自己记录并分享给大家，如果有歧义或错误请大家在评论里指出。将FPGA用于ASIC验证和实现传统RTL设计的主要区别就是ASIC会根据应用场景有大量的门控时钟（clokc gate）和电源开关（power gate），其中power gate不需要在FPGA上实现并且也无法实现，它是来源与IP供应商或foundr
2017-07-30 16:46:08
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空空如也
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