I-Cache和D-cache

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本文探讨了ICache（指令缓存）与DCache（数据缓存）的主要区别，包括它们的行为模式、物理设计考虑因素及接口差异。指令缓存主要用于存储微处理器执行的指令，而数据缓存用于存储处理器读取或写入的数据。

两者的区别：

  • 一方面是cache的行为。Icache大多都是顺序取指,碰到分支指令也会跳转,而Dcache访问的模式变化比较大.也就是前者所说的pattern的问题.指令只有读和refill没有写,而数据有读也有写.最重要的是冯氏的结构是指令和数据分离.I和D在一起只有相互干扰.
  • 另一个方面就是,物理设计上考虑：
    一个union的cache，同时需要数据和指令的访问，端口上是很难实现的。
    所以一般在流水线的主干上,都是采用分离的icache和dcache.
    非主干的L2 cache,从容量的角度考虑采用union的方式.

出于对简化设计的考虑，也为了提高系统的性能，采用了指令Cache(以下简称为ICache)和数据Cache (以下简称为DCache)分开的方式。在ICache中存储有微处理器需要的指令，在微处理器的取指阶段，通过程序计数器PC提供给ICache的地址，微处理器可以获取需要的指令。而DCache则是作为一个数据的存储，并提供对于Load/Store指令所要操作地址的数据，它地址则来自于ALU运算的结果。
ICache和微处理器的接口以及ICache和L2 ICache的接口都是单向的。DCache和微处理器的接口以及DCache和L2 Cache的接口是双向的。这样处理的原因在于ICache存储的是指令，不需要更改所存储的数据的值。而DCache中存储的是数据，其值会根据指令操作的不同而改变。比如：在运行Store指令的时候会对DCache中相应地址进行写入数据的操作。

什么情况下需要禁用MMU/i-cache/d-cache？——嵌入式
DevCyberX的博客
08-30 439
在嵌入式系统开发中，MMU（内存管理单元）、I-cache（指令缓存）和D-cache（数据缓存）是核心的硬件组件，它们对系统的性能和功能起着至关重要的作用。然而，在某些特定的情况下，禁用这些组件可能是必要的。本文将详细探讨在嵌入式系统中禁用MMU、I-cache和D-cache的场景，并提供相应的源代码实例。禁用MMU、I-cache和D-cache在嵌入式系统开发中是一种特殊场景下的需求，并非常规操作。什么情况下需要禁用MMU/i-cache/d-cache？三、禁用D-cache的情况。
I-Cache 和 D-Cache
liuyuanbin9001
02-22 6597
I-Cache 和 D-Cache
MMU、Icache、Dcache
weixin_33834679的博客
01-10 340
http://blog.youkuaiyun.com/iodoo/article/details/8954014 i-cache(instruction cache)是指令高速缓冲存储器。 Cache存储体：存放由主存调入的指令与数据块. dcache(data cache)：数据高速缓冲存储器 CACHE：Cache是一种特殊的存储器，它由Cache 存储部件和Cache控制部件组成。Cache 存储...
软考中级软件设计师备考指南（三）：存储系统 —— 从 Cache 到磁盘的性能优化
最新发布
kongsicheng10的博客
10-10 700
本文系统梳理了计算机存储系统的核心知识点，重点分析了存储层次结构、存储器分类、Cache原理、虚拟内存和磁盘存取等关键内容。存储层次采用"金字塔"结构平衡速度、容量和成本；RAM分为SRAM（高速Cache）和DRAM（主存），ROM具有断电保活特性；Cache通过局部性原理和三种地址映射方式提升CPU访问效率；虚拟内存通过主存+辅存扩展逻辑容量；磁盘存取时间计算需区分寻道、旋转等待和传输三个部分。软考备考需特别注意Cache映射方式、DRAM刷新机制、虚拟内存本质等易错点，掌握磁盘时间
iCache && dCache
lyndon
06-14 4278
L1 Cache 比较特殊，每个 CPU 会有两个 L1 Cache，分别为 iCache（指令高速缓存，Instruction Cache）和 dCache（数据高速缓存，Data Cache）。 L2 和 L3 一般不区分指令和数据，可以同时缓存指令和数据。
icache和dcache
qq_34888036的博客
07-01 1万+
那么，什么是icache呢 它是一种内存，虽然目前接触了好几种内存，寄存器，DDR等，它们在物理上的工作原理虽然不同，但是访问属性却很像。 在速度上 CPU > 寄存器 > Cache > DDR 在容量上 CPU < 寄存器 < Cache < DDR 整个系统中，CPU的供应链由：寄存器+cache+DDR+硬盘/flash 四阶组成 icac...
ARM基础(4)：L1 Cache之I-Cache和D-cache详解
主要分享嵌入式软件、人工智能部分知识
06-12 1万+
在上一篇文章中，我介绍了MPU，我们知道MPU允许按区域修改一级Cache的属性，这个Cache一般为L1 Cache，它位于CPU的内部，用来加快指令和数据的访问速度。同时，CPU在处理共享数据时需要确保CPU和主存之间的数据一致性。这篇文章就来详细介绍一下L1 Cache的概念和用法。
[IC] MIPS CPU中的I-cache、D-cache、I-memory和D-memory
C_Beyond的博客
04-19 658
当CPU需要读取或写入数据时，首先会检查D-cache是否包含所需数据，如果在D-cache中命中，即缓存命中，数据可以直接从D-cache中读取或写入，加速数据的访问。如果在D-cache中未命中，则需要从D-memory中读取或写入数据，并通过替换算法将新的数据缓存到D-cache中，以便后续的访问。当CPU需要获取指令时，首先会检查I-cache是否包含所需指令，如果在I-cache中命中，即缓存命中，指令可以直接从I-cache中读取，加速指令的获取。它通常位于CPU内部，其目的是加速指令的获取。
Icache和Dcache简单总结
hxp1994的专栏
08-23 1950
cpu缓存
Cache 系列文章5：iCache和dCache一致性
分享记录一下工作中遇到的相关知识
01-30 2332
CPU和主存之间也存在多级高速缓存，一般分为3级，分别是L1, L2和L3。另外，我们的代码都是由2部分组成：指令和数据。L1 Cache比较特殊，每个CPU会有2个L1 Cache。分别为指令高速缓存(Instruction Cache，简称iCache)和数据高速缓存(Data Cache，简称dCache)。L2和L3一般不区分指令和数据，可以同时缓存指令和数据。下图举例一个只有L1 Cache的系统。我们可以看到每个CPU都有自己私有的L1 iCache和L1 dCache。
cache/i-cache/d-cache
cy413026的博客
06-13 612
cache为什么分为i-cache和d-cache以及Cache的层次设计 CPU体系架构-Cache 细说Cache-L1/L2/L3/TLB
iCache和dCache
精通多种语言helloworld
07-08 5716
CPU和主存之间也存在多级高速缓存，一般分为3级，分别是L1, L2和L3。另外，我们的代码都是由2部分组成：指令和数据。L1 Cache比较特殊，每个CPU会有2个L1 Cache。分别为指令高速缓存(Instruction Cache，简称iCache)和数据高速缓存(Data Cache，简称dCache)。L2和L3一般不区分指令和数据，可以同时缓存指令和数据。下图举例一个只有L1 Cache的系统。我们可以看到每个CPU都有自己私有的L1 iCache和L1 dCache。 为什么要区分指令和.
关于ICache和DCache
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从不同地方总结摘录而来，附上原文链接原文：https://blog.youkuaiyun.com/qq_34888036/article/details/80872186    ICache和DCache是一种内存，虽然目前接触了好几种内存，寄存器，DDR等，它们在物理上的工作原理虽然不同，但是访问属性却很像。 在速度上  CPU > 寄存器 > Cache > DDR 在容量上  C...
STM32中的ICACHE是什么有什么用？如何使用？
小超电子笔记
05-10 4284
icache是一种用于缓存指令的存储器，其目的是提高CPU执行指令的效率。在计算机系统中，icache（指令缓存）是处理器核心内部的一个关键组件，它专门用来存储最近使用过的指令。当CPU需要执行一个指令时，会首先检查i-cache中是否已经缓存了该指令。如果所需的指令已在i-cache中（这种情况称为缓存命中），CPU可以直接从i-cache中快速读取指令，无需等待从主内存中获取，这显著提高了指令的访问速度并提升了程序的执行效率。
I-Cache、D-Cache 和 SRAM 的区别与联系
guigenyi的专栏
07-06 738
摘要： I-Cache（指令缓存）、D-Cache（数据缓存）和SRAM（静态随机存储器）在计算机体系结构中各有分工。SRAM作为高速易失性存储介质，是I/D-Cache的物理基础，而I-Cache专用于缓存指令，D-Cache专用于数据。三者的区别体现在功能（指令/数据分离）、设计复杂度（缓存需替换策略）及一致性要求（D-Cache更严格）。联系在于：I/D-Cache均由SRAM实现，协同工作优化性能（如多级缓存架构）。典型场景中，SRAM提供确定访问（如实时系统），而分离的I/D-Cache避免资源冲
计算机系统: 从缓存到一级高速缓存——d-cache详解
m0_72410588的博客
09-11 941
d-cache，也称数据缓存，是处理器内部的一块高速缓存，用于存放最近使用的数据。d-cache通常由静态随机存取存储器（SRAM）组成，与处理器核心连接。当处理器需要读取或写入主存中的数据时，首先会在d-cache中寻找，如果找到了就直接使用缓存中的数据，否则再从主存中读取。为了更好地理解d-cache，我们可以将其比喻为一个小型书库。在书库中存放了大量书籍，每本书都具有唯一的标识号。当读者需要一本书时，首先会在书库中寻找，如果找到了就直接使用书库中的书籍，否则需要从外部购买。
一天的学习成果：hash输出，dcache工作原理，include的home directory，fist optype的含义...
weixin_30563319的博客
04-24 154
最先获得突破的是解决了下午的崩溃问题。其实原因很简单，我声明了一个unsigned int型指针，但是没有给它分配空间…… 解决了这个问题之后就很简单了，调用定义在linux/dcache.c文件中的full_name_hash函数对文件名进行hash计算。这里发现了一个很久以来的问题：举例#include<linux/fs.h>，这个文件夹的根目录并不是通常所想的/usr/in...
I-Cache和D-Cache
08-07
<think>我们正在处理关于STM32H723的I-Cache和D-Cache的查看问题。用户之前询问了如何查看内存占用，现在进一步询问如何查看缓存（Cache）的占用情况。然而，需要明确的是，缓存（Cache）通常是由硬件自动管理的，其内容并不像静态内存那样有固定的“占用”数据。但是，我们可以通过一些工具和手段来观察缓存的状态、命中率以及配置情况。 在Keil和STM32CubeIDE中，并没有直接显示缓存占用详情的功能，因为缓存是动态变化的。但是，我们可以通过以下方式间接了解缓存的使用情况： 1. **使用性能计数器（Performance Counters）**：Cortex-M7内核提供了性能监视单元（PMU），可以统计缓存命中/未命中的次数。 2. **查看缓存配置**：在代码中，我们可以通过读取相关寄存器来获取缓存的配置状态（如是否使能、缓存策略等）。 3. **使用调试视图**：在调试过程中，我们可以查看与缓存相关的寄存器。 下面分别介绍在Keil和STM32CubeIDE中如何操作： ### 一、Keil MDK环境 1. **查看缓存配置寄存器**： - 在调试状态下，打开寄存器窗口（菜单：View -> Registers）。 - 在寄存器窗口中，展开“Cortex-M7”部分，找到与缓存相关的寄存器： - **CCR**（Cache Configuration Register）：包含I-Cache和D-Cache的使能位（BIT17: I-Cache enable, BIT16: D-Cache enable）以及其他配置信息。 - **CM7_CAUXCR**（Auxiliary Control Register）：包含缓存策略（如写回、写透）等配置。 2. **使用性能计数器（PMU）统计缓存活动**： - 在调试状态下，打开性能分析器（Menu: View -> Analysis Windows -> Performance Analyzer）。 - 配置PMU事件： - 选择事件：`0x03`（ICACHE_REFILL）和`0x04`（ICACHE_ACCESS）分别表示I-Cache未命中和访问次数。 - 同样，D-Cache的事件为`0x0B`（DCACHE_REFILL）和`0x0C`（DCACHE_ACCESS）。 - 在代码中设置断点，运行程序，然后查看计数器的值，计算命中率。 3. **通过内存窗口观察缓存行为**（间接）： - 在内存窗口（Memory Window）中查看内存数据时，注意缓存的行为（例如，当缓存使能时，连续访问同一内存区域会更快）。 ### 二、STM32CubeIDE环境 1. **查看缓存配置寄存器**： - 在调试状态下，打开“Registers”视图（Window -> Show View -> Registers）。 - 在寄存器树中找到“Cortex-M7”->“CP15”->“Cache”相关寄存器（如CCR、CAUXCR等）。 2. **使用性能计数器（PMU）**： - 在调试状态下，打开“Peripherals”视图（Window -> Show View -> Peripherals），但这里可能不直接显示PMU。 - 更直接的方法是使用SWO（Serial Wire Output）来输出性能计数器数据。但需要硬件支持（如ST-LINK v2或v3）。 - 或者，在代码中读取PMU计数器寄存器（需编程实现）。 3. **使用GDB命令**： - 在调试控制台（Debugger Console）中，使用GDB命令查看寄存器： ``` info registers ccr info registers cauxcr ``` - 或者使用： ``` monitor reg ccr monitor reg cauxcr ``` ### 三、代码中读取缓存状态 在程序中，我们可以通过内联汇编或CMSIS提供的函数来读取缓存相关的寄存器： ```c #include "core_cm7.h" void check_cache_status(void) { // 读取CCR寄存器 uint32_t ccr = __get_CCR(); // 检查I-Cache和D-Cache是否使能 if (ccr & (1 << 17)) { printf("I-Cache is enabled\n"); } if (ccr & (1 << 16)) { printf("D-Cache is enabled\n"); } // 读取CAUXCR寄存器 uint32_t cauxcr = __get_CAUXCR(); // 检查D-Cache的写策略 if (cauxcr & (1 << 1)) { printf("D-Cache write-through\n"); } else { printf("D-Cache write-back\n"); } } ``` ### 四、注意事项 1. **缓存命中率统计**：通过PMU事件计数器，我们可以计算缓存命中率： - I-Cache命中率 = (ICACHE_ACCESS - ICACHE_REFILL) / ICACHE_ACCESS - D-Cache命中率 = (DCACHE_ACCESS - DCACHE_REFILL) / DCACHE_ACCESS 2. **缓存一致性**：当使用DMA时，需要注意缓存一致性问题（如引用[2]中提到的）。如果D-Cache使能，那么DMA传输的数据可能和缓存中的数据不一致，需要手动调用`SCB_CleanDCache()`等函数来保证一致性。 3. **缓存配置**：在STM32CubeMX生成的代码中，缓存通常在`SystemInit()`函数中根据配置使能。用户也可以在代码中动态开启或关闭缓存。 ### 五、调试技巧 - 在Keil中，可以使用逻辑分析仪（Logic Analyzer）来观察内存访问速度，间接判断缓存效果。 - 在STM32CubeIDE中，可以使用Trace功能（需要硬件支持）来捕获缓存事件。 > 注意：缓存是硬件自动管理的，我们无法直接查看缓存中具体存放了哪些数据。我们只能通过性能计数器和程序运行速度来评估缓存的效果。 §§相关问题§§ 1. 如何配置STM32H723的I-Cache和D-Cache的写策略？ 2. 使用DMA时如何保证缓存一致性？ 3. 如何通过性能计数器优化程序性能？</think>### 如何在Keil和STM32CubeIDE中查看STM32H723的I-Cache/D-Cache信息 STM32H723的缓存系统由硬件自动管理，无法直接查看"占用详情"，但可通过以下方式监控配置状态和性能影响： --- ### 一、Keil MDK环境 1. **查看缓存配置寄存器** - 调试模式下打开寄存器窗口（Debug → View → Registers） - 定位关键寄存器： ```armasm CCR (Cache Configuration Register) ; BIT[17]=I-Cache使能, BIT[16]=D-Cache使能 CAUXCR (Auxiliary Control Register) ; BIT[1]=D-Cache写策略(0:Write-Back, 1:Write-Through) ``` 2. **性能计数器监控** - 在调试状态打开分析器（View → Analysis Windows → Performance Analyzer） - 添加PMU事件： ``` 0x03: ICACHE_REFILL ; I-Cache未命中次数 0x04: ICACHE_ACCESS ; I-Cache总访问次数 0x0B: DCACHE_REFILL ; D-Cache未命中次数 0x0C: DCACHE_ACCESS ; D-Cache总访问次数 ``` - 命中率计算公式： $$ \text{命中率} = \left(1 - \frac{\text{REFILL}}{\text{ACCESS}}\right) \times 100\% $$ 3. **内存窗口验证缓存效果** - 打开Memory窗口观察0x20000000(DTCM)和0x24000000(AXI SRAM) - 对比相同操作下两种内存的访问速度差异（DTCM无缓存延迟） --- ### 二、STM32CubeIDE环境 1. **寄存器实时监控** - 调试中打开寄存器视图（Window → Show View → Registers） - 导航路径：`Cortex-M7 → CP15 → Cache` - 关键寄存器： ``` SCTLR : I-Cache/D-Cache使能状态 ACTLR : 缓存策略配置 ``` 2. **SWV数据跟踪** - 配置SWO引脚（System Viewer） - 添加缓存事件跟踪： ```c CoreSightConfiguration->ITM->Enable = true; CoreSightConfiguration->DWT->CYCCNT = true; // 启用周期计数器 ``` 3. **代码验证缓存影响** ```c // 测试缓存使能前后的性能差异 void test_cache_perf(void) { SCB_EnableICache(); // 启用I-Cache SCB_EnableDCache(); // 启用D-Cache uint32_t start = DWT->CYCCNT; // 执行内存密集型操作（如大数组处理） uint32_t end = DWT->CYCCNT; printf("耗时: %d cycles\n", end - start); } ``` --- ### 三、关键问题诊断（引用[2]案例） 1. **缓存一致性问题** - DMA传输前需清理缓存： ```c SCB_CleanDCache(); // 确保D-Cache数据写入内存 HAL_DMA_Start(...); // 启动DMA传输 ``` - DMA接收后需失效缓存： ```c HAL_DMA_Receive(...); SCB_InvalidateDCache(); // 丢弃旧缓存数据 ``` 2. **配置策略建议** | 场景 | 推荐策略 | 配置方法 | |---------------------|-------------------|------------------------------| | DMA频繁区域 | Write-Through | `CAUXCR |= (1 << 1)` | | 高性能计算区域 | Write-Back | `CAUXCR &= ~(1 << 1)` | | 只读数据(如常量表) | 关闭D-Cache | `MPU_ConfigureRegion(...)` | --- ### 四、调试技巧 1. **缓存失效检测** ```c // 在关键内存区设置魔术字 #define MAGIC_PATTERN 0xDEADBEEF volatile uint32_t stack_marker = MAGIC_PATTERN; void check_cache_fail(void) { if(stack_marker != MAGIC_PATTERN) { printf("缓存一致性问题!"); // 检测到未同步修改 } } ``` 2. **MPU配置工具** - 使用STM32CubeMX配置MPU区域属性： ```c MPU_Region_InitTypeDef cfg = { .Enable = MPU_REGION_ENABLE, .BaseAddress = 0x24000000, .Size = MPU_REGION_SIZE_512KB, .TypeExtField = MPU_TEX_LEVEL1, // 配置缓存策略 .AccessPermission = MPU_REGION_FULL_ACCESS, }; HAL_MPU_ConfigRegion(&cfg); ``` > 提示：当出现异常行为时，尝试临时关闭缓存（`SCB_DisableDCache()`）快速定位是否缓存引起的问题[^2]。
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