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RSS订阅原创 牛客Verilog刷题日记VL10
在数字芯片设计中，经常把实现特定功能的模块编写成函数，在需要的时候再在主模块中调用，以提高代码的复用性和提高设计的层次，分别后续的修改。请用函数实现一个4bit数据大小端转换的功能。实现对两个不同的输入分别转换并输出。VL10 使用函数实现数据大小端转换。
2025-06-15 18:58:46
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原创 牛客Verilog刷题日记VL9
请编写一个子模块，将输入两个8bit位宽的变量data_a,data_b，并输出data_a,data_b之中较小的数。并在主模块中例化，实现输出三个8bit输入信号的最小值的功能。在数字芯片设计中，通常把完成特定功能且相对独立的代码编写成子模块，在需要的时候再在主模块中例化使用，以提高代码的可复用性和设计的层次性，方便后续的修改。VL9 使用子模块实现三输入数的大小比较。
2025-05-19 11:26:59
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原创 牛客Verilog刷题日记VL8
在某个module中包含了很多相似的连续赋值语句，请使用generata…for语句编写代码，替代该语句，要求不能改变原module的功能。VL8 使用generate…
2025-05-15 14:07:05
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原创 牛客Verilog刷题日记VL7
根据输入信号a,b的大小关系，求解两个数的差值：输入信号a,b为8bit位宽的无符号数。如果a>b，则输出a-b，如果a≤b，则输出b-a。VL7 求两个数的差值。
2025-05-15 14:05:33
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原创 牛客Verilog刷题日记VL6
根据指示信号select的不同，对输入信号a,b实现不同的运算。输入信号a,b为8bit有符号数，当select信号为0，输出a；当select信号为1，输出b；当select信号为2，输出a+b；当select信号为3，输出a-b。VL6 多功能数据处理器。
2025-05-14 14:10:04
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原创 牛客Verilog刷题日记VL5
现在输入了一个压缩的16位数据，其实际上包含了四个数据[3:0][7:4][11:8][15:12],现在请按照sel选择输出四个数据的相加结果,并输出valid_out信号（在不输出时候拉低）0: 不输出且只有此时的输入有效。3：输出[3:0]+[15:12]2：输出[3:0]+[11:8]1：输出[3:0]+[7:4]VL5 位拆分与运算。
2025-05-14 14:08:06
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原创 牛客Verilog刷题日记VL4
已知d为一个8位数，请在每个时钟周期分别输出该数乘1/3/7/8,并输出一个信号通知此时刻输入的d有效（d给出的信号的上升沿表示写入有效）VL4 移位运算与乘法。
2025-05-12 10:01:58
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原创 牛客Verilog刷题日记VL2
用verilog实现两个串联的异步复位的T触发器的逻辑，结构如图：reg q_temp;endendendmodule。
2025-05-09 10:44:31
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空空如也
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