FPGA模块互相调用：VHDL中如何调用VHDL？

FPGA模块互相调用：VHDL中如何调用VHDL？

FPGA的开发离不开硬件描述语言，其中最常用的之一就是VHDL。在FPGA设计中，经常需要将一个已经编写好的模块嵌入到另一个模块中进行复用。

VHDL 通过Entity和Architecture来定义一个模块。实际上，可以将Architecture看作是Entity的具体实现。所以，在一个Entity中可以调用另一个Architecture，并在其内部实例化该Architecture。

下面我们来看一个简单的VHDL调用VHDL的例子：

首先确定被调用的模块：

entity moduleA is
  port (
    input1 : in std_logic;
    input2 : in std_logic;
    output1 : out std_logic;
    output2 : out std_logic
  );
end moduleA;

architecture Behavioral of moduleA is
begin
  process(input1, input2)
  begin
    output1 <= input1 and input2;
    output2 <= input1 or input2;
  end process;
end Behavioral;

接下来在需要调用该模块的地方实例化它：

entity moduleB is
  port (
    input3 : in std_logic;
    input4 : in std_logic;
    output3 : ou