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RSS订阅原创 HDL(verilog-2005) 接口处使用二维数组（2-D array)
这两种写法在最新的语法verilog-2005中都是支持的，两者在 Verilog 2005 中效果相同，都是。在接口实例化时，可以对整个二维数据进行直接赋值，例如。有些综合工具对第一种写法支持不佳，推荐第二种。
2025-11-20 16:31:21
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原创 set_multicycle_path
本文总结了set_multicycle_path中hold和setup约束的关系。在常规情况下，DFFA到DFFB的数据传输需要1个cycle。对于特殊情况：1）多周期0路径要求1个cycle内完成采样，设置hold为-1，setup为0；2）多周期2路径允许2个cycle内完成采样，设置hold为1，setup为2。文中通过波形分析说明了不同情况下的时序要求，帮助理解如何正确配置多周期路径约束。
2025-10-20 17:44:34
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原创 vim-easy-align verilog 对齐 (原创)
在写RTL时经常会使用到对齐操作, 发现GVIM的插件 vim-easy-algin非常好用。将下面的代码拷贝到.vimrc中, 需要事先安装好'vim-easy-align'插件。" 声明对齐 Align declare wire & reg。" 端口对齐 Align input & output。VISUAL模式下选择对齐区域, 然后输入'ad'VISUAL模式下选择对齐区域, 然后输入'aa'VISUAL模式下选择对齐区域, 然后输入'ab'" 例化名对齐 Align instance。
2024-03-22 13:39:45
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原创 Linux终端Tab提示忽略大小写
最近想在Linux终端设置Tab智能匹配大小写, 发现bsh和csh的设置完全不同, 查找之后将其分别进行了统计, 以供参考.1. csh/tcsh参考:autocomplete - cshell tab completion , case insensitive - Stack Overflowset autolist = ambiguous set complete = enhance set complete = enhancecompletes.as anything. W...
2021-11-04 10:20:46
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空空如也
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