受用!关于Intel傲腾/闪存的一系列金句

OptanePMem融合内存与存储特性,提供低至纳秒级延迟的大容量存储,单价虽高,但能显著降低TCO。OptaneSSD优势明显,包括低延迟、性能一致性、高寿命及低成本,有助于NANDSSD实现更好的IOPs/TB扩展,加速应用创新,突破内存容量限制。

Optane PMem 融合了内存和存储这两个不同的概念的特征,在一个物理介质上得到了体现,为革命性的突破内存和存储编程概念提供了物质基础。

Optane PMem的延迟约在250ns~500ns,使持久性存储进入纳秒时代。

作为一种大容量的内存形态的存储设备,Optane Pmem 能提供10倍于DRAM 内存的容量密度。可以让更多的数据更靠近CPU,顺应了内存计算的潮流。

Optane单价贵,但value更多,可以帮助降低TCO

替代NAND PCIe简单,但用好并充分发挥Optane特性不简单。大多数客户都是分步走,小步快跑:短期在现有应用场景下优化;同时着眼中长期架构创新来充分发挥Optane各项优势

Optane SSD主要优势:低延迟、性能一致性/QoS、高性能(特别是随机写)、高寿命、低成本(小容量,如用于log, boot等)。某个特定应用只需要发挥其中的一部分优势即可实现很好TCO收益。所以真正合适的价格评价方法是 $/IOPs, $/PBW等

Optane SSD可以帮助NAND SSD实现更好的IOPs/TB扩展 – NAND本身的演进必然导致IOPs/TB的下降趋势 … 这样会导致CPU/network/storage能力扩展的不均衡,导致大量资源浪费

Optane可以加速应用创新

突破内存容量瓶颈,帮助用户增加服务器上的负荷,提升CPU利用率,实现更高的服务器系统的ROI

NAND演进的必然趋势:64L -> 96L -> 128/144L -> …; TLC -> QLC -> PLC … 这样才能更好地按照摩尔定律来增加容量、降低成本;如果只做其一,成本下降的趋势会逐渐收敛;必须两者兼顾

QLC/PLC等也可以开创全新的应用模式,而无需替代哪种技术

NAND die容量会不断变大(成本考虑),SSD容量也会不断增大(更加经济),小容量SSD性能会越来越差(NAND die少了,缺乏必要的并发性)

NAND SSD性能并不能很好地随容量增加而增加,需要创新的技术和方案来帮助 … Optane是当前的优选

QLC/PLC等是将来的发展趋势,并会逐渐替换HDD,但并不是简单的1:1替换,也不是一蹴而就的,需要循序渐进,并在平台、应用等方面的精耕细作

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《大话计算机》序言④ by 雷迎春

《大话计算机》序言⑤ by 汪利文

《大话计算机》序言⑥ by 张勇

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博主简介:冬瓜哥,《大话计算机》与《大话存储 终极版》、《大话存储 后传》图书作者。多项专利发明人。

现任某半导体公司高级资深架构师。

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下载前必看:https://renmaiwang.cn/s/bvbfw Verilog设计_串并转换 / 移位寄存器实现了一种串并转换的功能,其核心原理在于移位寄存器的运用。 这里详细展示了串转并以及并转串两种不同的设计方案。 每一种转换模式都设有专属的使能信号,同时并行输出数据的格式提供了两种选择:最低有效位优先(lsb)和最高有效位优先(msb)。 串并转换技术主要应用于串行传输与并行传输这两种数据传输模式之间的相互转换,而移位寄存器是达成这一目标的常用工具,能够支持并行及串行的数据输入与输出操作。 这些移位寄存器通常被设定为“串行输入、并行输出”(SIPO)或“并行输入、串行输出”(PISO)两种工作模式。 在串行数据输出的过程中,构成数据和字符的码元会按照既定的时间顺序逐位进行传输。 相比之下,并行数据传输则是在同一时刻将固定数量(普遍为8位或16位等)的数据和字符码元同时发送至接收端。 数据输入通常采用串行格式进行。 一旦数据成功输入寄存器,它便可以在所有输出端同时被读取,或者选择逐位移出。 寄存器中的每个触发器均设计为边沿触发类型,并且所有触发器均以特定的时钟频率协同工作。 对于每一个输入位而言,它需要经过N个时钟周期才能最终在N个输出端呈现,从而完成并行输出。 值得注意的是,在串行加载数据期间,并行输出端的数据状态应保持稳定。 数据输入则采用并行格式。 在将数据写入寄存器的操作过程中,写/移位控制线必须暂时处于非工作状态;而一旦需要执行移位操作,控制线便会变为激活状态,并且寄存器会被锁定以保持当前状态。 只要时钟周期数不超过输入数据串的长度,数据输出端Q将按照预定的顺序逐位读出并行数据,并且必须明确区分最低有效位(LSB)和最高有效位(MSB)。
内容概要:本文档是PCI-SIG发布的工程变更通知(ECN),旨在为PCIe Base Specification 7.0中的组件测量与认证(CMA-SPDM)功能增加对后量子密码学(PQC)算法的支持。基于NIST发布的PQC标准(FIPS 203、204、205)以及NSA提出的CNSA 2.0安全套件要求,文档明确新设备必须强制支持ML-DSA-87(用于数字签名)和ML-KEM-1024(用于密钥封装)两种PQC算法,同时允许选择性支持传统算法(如RSA、ECC)或其他NIST批准的PQC参数集。变更不影响现有硬件或软件兼容性,但建议通过厂商特定配置机制灵活启用或禁用算法以应对未来安全演进。此外,文档指出PQC可能带来消息体积增大和性能延迟问题,并推荐使用CHUNK_CAP机制处理大数据传输及利用SPDM协议的“ResponseNotReady”机制缓解响应超时风险。; 适合人群:从事PCIe协议开发、安全芯片设计、固件开发及相关标准制定的技术人员,尤其是涉及国家安全或高安全性系统的产品开发者。; 使用场景及目标:①指导PCIe设备实现符合CNSA 2.0要求的后量子安全通信能力;②帮助开发人员理解如何在SPDM框架下集成PQC算法并处理性能与兼容性挑战;③为测试团队提供新增C&I测试需求的依据。; 阅读建议:此文档技术性强,需结合SPDM 1.4规范与NIST相关标准(FIPS 203/204/205)同步研读,重点关注第6.31.3至6.31.5节的具体算法要求与实现注释,便于在产品设计中提前规划密码模块升级路径。
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