每周更新 | Verilog测试用例及波形展示图功能上线

VCS仿真教程(一):Verilog+波形+Makefile 目录Verilog文件VCS仿真DVE查看波形利用Makefile自动化仿真 本博文主要讲述怎么通过vcs仿真verilog文件并且查看波形,以及通过一个简单的makefile脚本帮助我们自动化操作。EDA软件大家可以从这里下载EDA软件 Verilog文件 RTL文件:命名为add.v //一个简单的加法器 module add ( input [20:0] A , input signed [17:0] B , output signed [22:0] C); wire 阅读详情

Hi,亲爱的技术伙伴,经过产研团队的努力,本周ShowMeBug有以下4个功能上线啦~

芯片语言 Verilog 支持测试用例

芯片语言 Verilog 支持测试用例,自动评分同步上线~ 同时,Verilog 运行支持波形图的展示,更加符合工程师的习惯

  • 专业性:跟常用的 Verilog 波形查看器 GTK wave 类似
  • 可交互:能够清晰展示输入输出信号,并通过点击波形图查看波形图数值变
  • 更易用:波形具有缩放、聚焦功能

技术官在 创建编程题 时,根据题目要求选择Verilog语言,面试官可以通过点击“验证参考答案”查看运行结果及预期波形图结果。

笔试和面试都支持Verilog题目哦~

笔试现已支持顺序作答模式和自由作答模式

在试卷编辑-”设置参数”中,可设置该试卷的答题模式:

  • 顺序作答模式:候选人笔试过程中,确认提交答案并进入下一题后,不支持返回之前的题目重新作答
  • 自由作答模式:候选人笔试过程中,支持返回上一题重新作答;在该模式下,暂时不支持监考和回放。(版本更新进行中,请小伙伴们耐心等待~)

笔试支持候选人在一定时间范围内随来随考

在“试卷管理”-“创建考场”或“编辑考场”,可设置默认开考时间,选择时间范围,随来随考。

候选人将允许在该时间范围内根据自己的计划自由安排开考的时间。

团队成员管理支持批量操作

当团队成员过多时,批量操作能大大提高管理效率。管理员可以批量修改团队成员权限或批量删除成员。可在“成员管理”-“批量操作”中完成操作。

更多产品咨询,欢迎添加客服微信了解~

基于modelsim的十个Verilog入门试验程序(4)(数字显示频率计+序列检测器)—程序+测试代码+波形+结果分析 内容 实验一:7人表决器的设计 实验二:算数逻辑单元的设计 实验三:JK触发器的设计 实验四:环形计数器的设计 实验五:顺序排列的设计 实验六:二进制除法器的设计 实验七:数字显示频率计的设计 实验八:序列检测器的设计 实验九:数字秒表的设计 实验十:自助售票机的设计 实验七:数字显示频率计的设计 设计一个8 位数字显示的简易频率计 ①能够测试10Hz~10MHz 方波信号; ②电路输入的基准时钟为1Hz,要求测量值以8421BCD 码形式输出; ③系统有复位键; ④采用分层次分模块的方 阅读详情

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