- 博客(75)
- 收藏
- 关注
RSS订阅原创 【每日一题】笔记本电脑上从U盘拷贝文件到M.2 SSD过程中为什么链路还会偶尔进入L1.2低功耗？
摘要：在Windows 10系统中，使用PCIe协议分析仪观察发现，从U盘向M.2 NVMe SSD拷贝文件时，PCIe链路会频繁进入/退出低功耗L1.2状态，导致带宽表现不平滑。这种现象是合理的，主要源于Windows的ASPM（活跃状态电源管理）机制：当链路短暂空闲时，系统为省电会触发L1.2，而退出低功耗需要时间（延迟），从而影响连续传输性能。解决方法包括在BIOS中禁用ASPM或调整Windows电源策略，但默认设计更注重功耗优化而非性能。此行为在移动平台中常见，属于正常现象。
2025-12-26 10:10:05
543
原创 【高清视频】国产Gen5 retimer卡协同serialcables转接卡+Samsung Gen5 U.2 SSD演示
本文介绍了国产Gen5 retimer卡与Samsung Gen5 U.2 SSD的协同测试环境搭建方法。重点讲解了PCIe Gen5/Gen6测试中的关键环节：转接卡质量对信号完整性的影响、Retimer在长链路中的信号增强作用，以及软件侧验证流程。通过lspci等工具可确认链路状态是否正常（Gen5x4无错误）。文章强调在高速率环境下，转接卡已成为信号链路的重要组成部分，测试前必须确保环境可靠性。该方案适用于SSD功能验证、协议分析等工程场景，为PCIe Gen5/Gen6设备测试提供了实用方法。
2025-12-25 15:28:11
793
原创 【每日一题】一文讲通PCIe链路L1.0/L1.1/L1.2低功耗概念
本文深入解析PCIe链路的L1低功耗状态（L1.0/L1.1/L1.2），重点分析其技术演进、应用场景及实现机制。L1.0作为基础ASPM状态实现电气空闲，而L1.1/L1.2通过关闭更多PHY模块进一步降低功耗，其中L1.2因支持参考时钟关闭成为NVMe SSD等移动设备的首选方案。文章详细阐述了从物理层到协议层的状态转换流程，包括CPU/SSD双向唤醒机制，特别强调CLKREQ#信号和时钟恢复的关键作用。最后指出实际调试中需关注能力位配置、OS策略及退出延迟等验证要点，后续将通过协议分析仪实测视频直观展
2025-12-25 11:04:55
846
原创 【每日一题】什么是PCIe L0s链路状态
本文解析了PCIe协议中的两种低功耗状态L0s和L0p的区别。L0s是PCIe2.0/3.0引入的轻度省电状态，通过关闭单方向发送实现快速唤醒，适用于链路空闲时节能。而L0p是PCIe6.0新增的动态带宽调整机制，可根据实际带宽需求关闭部分lane，在保持通信能力的同时实现更智能的节能。两者的核心区别在于：L0s是静态省电，L0p是动态带宽相关省电。L0p的引入解决了L0s无法根据带宽动态调整的问题，特别适合PCIe6.0高带宽场景下的细粒度电源控制。
2025-12-24 10:14:49
824
原创 【每日一题】PCIe 6.0下面的L0p是个什么概念？
PCIe6.0引入的L0p是一种在L0状态下实现的低功耗机制，它不改变链路状态，也不需重新训练就能显著降低空闲功耗。与传统L1/L1.2不同，L0p保持ns级唤醒延迟，特别适合高带宽、低延迟场景。该机制源于PCIe6.0对功耗优化的需求，通过减少无效FLIT发送和降低PHY模块活动率实现节能。需要注意的是，L0p的具体实现因厂商而异，其"p"代表power-optimized行为而非严格缩写。这种设计填补了L0高功耗和L1高延迟之间的空白，为数据中心等场景提供了重要节能方案。
2025-12-23 10:51:09
722
原创 【高清视频】如何分析PCIe 5.0/6.0 x16 MCIO cable链路上的协议问题
本文介绍了SerialTek PCIe Gen5 Analyzer在MCIO接口测试中的实操应用。重点讲解了硬件组成（主机、AIC插卡、MCIO转板）的连接方法，特别强调必须正确连接时钟同步线。详细说明了带内信号、边带信号的接线逻辑及防反插设计，指出测试环境搭建中的多级转接方案。最关键的是指出了软件设置中Device Power必须设为Force High，以及必须正确配置Lane Mapping，否则将无法捕获有效数据。最后总结了常见问题原因（时钟线未接、映射错误、电源设置不当），建议初次使用严格按视频步
2025-12-19 16:39:50
824
原创 【每日一题】I3C 总线基本定位与行业趋势
I3C总线应用现状摘要（2023版） I3C总线作为I2C的升级标准，近5年在多个领域实现规模化应用。DDR5内存已将其作为标准SPD通信总线（JESD403规范），智能手机中广泛用于传感器管理和摄像头控制。在嵌入式领域，STM32等MCU集成I3C控制器用于工业传感器网络；汽车电子则应用于域控制器互联和调试总线。网络设备中用于BMC通信，测试工具生态也已成熟。目前I3C正从移动设备向数据中心、汽车等更多场景扩展，逐步完成对I2C的替代。
2025-12-18 09:28:49
606
原创 【高清视频】I3C协议分析仪+I3C开发板在真实流量下的step-by-step演示
本文介绍了一期关于I3C协议分析仪与开发板实际应用的演示视频。视频通过37分钟详细展示了硬件连接、软件配置和数据采集流程，重点讲解了如何搭建最小测试环境、设置触发条件、正确接线以及解码I3C总线数据。演示使用最新I3C开发板生成真实流量，包括初始化、广播、读写等操作，并通过分析仪抓取解码。视频特别强调了常见问题如接地不良、通道映射错误等注意事项，并展示了波形与协议解码的并列分析。该演示为工程师提供了I3C问题诊断的实用参考，适用于传感器监控、服务器板卡等需要高带宽、低功耗总线的应用场景。
2025-12-17 16:27:50
728
原创 【高清视频】手把手教你如何搭建PCIe 6.0 SSD测试环境
Saniffer实验室最新发布的25分钟高清视频详细演示了如何搭建PCIe 6.0 SSD测试环境。该方案采用PCIe Gen6 Switch卡连接8盘位EDSFF JBOF盘柜，通过MCIO x8线缆实现高速互联。视频展示了从主机连接、盘柜结构到实际SSD插入测试的全过程，重点介绍了被动背板设计对测试透明性的优势，以及Y型线缆的高效利用方案。演示真实呈现了Gen5 SSD在Gen6环境中的链路建立过程，包括速率降级等常见测试现象，并展示了盘柜管理接口的实用功能。该测试平台为PCIe 6.0 SSD的验证提
2025-12-16 13:43:07
850
原创 【每日一题】你知道PCIe device在BIOS自检阶段和OS操作系统加载阶段会进行两次枚举吗？
摘要：本文深入探讨了PCIe设备在系统启动过程中的两次枚举过程。BIOS/UEFI阶段负责硬件级枚举，包括链路训练、拓扑扫描和资源分配；操作系统阶段则进行软件级枚举，包括驱动匹配和功能初始化。类似地，NVMe SSD和CXL设备也经历BIOS和OS两次初始化，但分工不同。文章通过对比分析，揭示了为什么PCIe分析仪会显示两次初始化流量，以及BIOS问题如何影响OS设备可见性，为工程师理解真实系统行为提供了实用参考。
2025-12-15 14:04:52
529
原创 【每日一题】PCIe答疑 - 接大量 GPU 时主板不认设备或无法启动和MMIO的可能关系？
文章摘要：当主板连接大量GPU时出现设备无法识别或启动失败的问题，很可能是因为MMIO（内存映射I/O）空间不足。每个PCIe设备都需要在主机地址空间分配BAR区域，当设备过多时BIOS可能无法分配足够空间。解决方案包括：1）开启BIOS的Above 4G Decoding功能；2）关闭不必要的主板设备释放空间；3）调整GPU的BAR大小；4）升级BIOS；5）使用支持多域的专业PCIe Switch；6）更换CPU或主板。这些方法按效果从强到弱排序，能有效解决MMIO不足问题。
2025-12-12 19:00:00
1025
原创 【每日一题】讲讲PCIe链路训练和枚举的前后关系
PCIe设备在系统启动时的初始化流程是：所有链路必须先完成LinkTraining进入L0状态后，BIOS/UEFI才会统一进行设备枚举。这一顺序确保了完整的PCIe拓扑结构构建，包括设备识别、总线分配和资源配置。虽然热插拔和部分Switch有例外处理，但标准启动流程严格遵循"先训练后枚举"的原则。协议分析仪抓取的TS1/TS2训练序列和后续配置TLPs也验证了这一时序关系。这一机制对理解PCIe协议和系统初始化至关重要。
2025-12-12 15:00:00
969
原创 【每日一题】PCIe协议经常谈到的Memory-Mapped I/O究竟是啥？
摘要：MMIO（内存映射I/O）是CPU通过内存地址访问PCIe设备寄存器的机制，作为设备控制的核心通道。BIOS启动时为PCIe设备分配MMIO空间，将设备寄存器映射到CPU物理地址空间。GPU等大容量设备易出现MMIO不足，因其寄存器空间需求大。MMIO与DMA配合工作，前者控制后者执行数据传输。MMIO不足可通过减少BAR空间、虚拟化或BIOS优化解决。访问MMIO地址时，请求会经RootComplex转为PCIe事务，而非实际内存操作。
2025-12-12 10:00:56
598
原创 【每日一题】国产CPU硅前和硅后验证针对PCIe总线都需要哪些专业工具？
本文介绍了PCIe协议分析仪、故障注入卡等关键工具在CPU芯片研发验证中的应用。PCIe5.0/6.0协议分析仪可诊断链路训练、流控协商等问题，是芯片设计仿真和流片后验证的必备工具。故障注入卡能模拟各类错误场景，验证CPU的异常恢复能力。长期追踪记录卡可持续监控边带信号变化，适用于偶发问题回溯。文章还强调构建完整测试环境需要配套高质量转接卡、GoldenSample测试卡等辅助设备，并建议根据预算合理选择x4或x8配置的分析仪，平衡成本与功能需求。这些工具在CPU设计验证各阶段对问题诊断、兼容性测试和稳定性
2025-12-11 09:56:40
1584
原创 【高清视频】PCIe低功耗L1.2到底是个什么东东？（二）
本期视频通过SerialTek PCIe协议分析仪抓取的L1.2低功耗Trace文件，详细解析了PCIe链路进入和退出L1.2状态的完整过程。主要内容包括：L1.2状态下链路TX/RX、参考时钟和PLL全部关闭；链路唤醒需约65微秒时钟恢复时间；典型0.8-1ms短暂唤醒周期；以及系统启动时7-9秒持续传输场景。视频生动展示了L1.2作为PCIe最深度节能状态的工作原理，为移动设备电源管理优化提供重要参考。建议在电脑端观看高清视频以获得最佳体验。
2025-12-10 10:33:38
887
原创 【高清视频】PCIe低功耗L1.2到底是个什么东东？（一）
笔记本蓝屏死机可能与M.2 SSD的低功耗模式有关。当SSD频繁进入L1.2低功耗状态后，唤醒时与CPU的通讯出现问题会导致系统崩溃。本文通过ThinkPad X1 Carbon实测，使用SerialTek PCIe协议分析仪捕捉了SSD在L1.2状态下的行为，解析了CLKREQ信号的关键作用和链路训练过程。测试显示，笔记本为省电会每秒数千次在L0和L1.2状态间切换，这对分析仪性能要求极高。该研究对解决PCIe设备低功耗相关问题具有重要参考价值。
2025-12-09 13:55:11
719
原创 【每日一题】一文讲懂主机启动时是如何给每个PCIe外设分配BDF的
摘要：本文分析了Linux系统中PCIe设备BDF值（bus:device.function）的分配机制。PCIe设备枚举由BIOS/UEFI的PCIBusDriver完成，通过ConfigRead/Write TLP实现，而非PCIe协议本身。枚举必须在链路进入L0状态并完成流控制初始化后才能进行，耗时通常在100ms-1秒（复杂系统可达3秒）。对于直连设备，BIOS按Bus0→Device0-31→Function0-7顺序扫描；经过PCIe Switch时，会为每个下行端口分配新Bus号进行递归扫描。
2025-12-08 15:01:19
794
原创 【每日一题】PCIe 里的 RefClk (Reference Clock) 到底是干什么的？（二）
PCIe协议分析仪中显示的US/DS RefClk锁定状态与拓扑方向无关，而是指芯片内部时钟路径：US(Up-Stream)用于PHY CDR/SerDes主链路的参考时钟锁定，DS(Down-Stream)用于逻辑域和链路管理时钟的锁定。这种区分是因为PHY内部将同一外部100MHz参考时钟分为不同用途的时钟域，分别用于高速串行侧和逻辑侧。分析仪分开显示这两个状态有助于故障诊断，若任一未锁定都会导致链路训练失败或稳定性问题。这与PCIe拓扑中的上下游端口定义完全不同。
2025-12-03 08:00:00
587
原创 【高清视频】全面解读PCIe 电压、电流、功耗与Sideband边带信号的可视化分析
本期视频详细介绍了Quarch Power Analysis Module (PAM)在PCIe 5.0 x16设备测试中的应用。PAM可在不影响链路运行的前提下，实时监控电压、电流、功耗及Sideband边带信号，支持长时间追踪分析。视频演示了测试环境搭建、PowerStudio软件界面解析，以及PAM在系统验证、稳定性测试等场景中的关键作用。该工具为PCIe设备调试提供了透明、高精度的分析手段，帮助工程师快速定位复杂问题。
2025-12-02 20:30:00
546
原创 【每日一题】PCIe 里的 RefClk (Reference Clock) 到底是干什么的？
PCIe插卡上的RefClk信号测试与分析 摘要：PCIe设备的RefClk（参考时钟）信号虽不直接参与数据传输，但对链路稳定性至关重要。本文分析了RefClk的关键特性：100MHz差分时钟（HCSL/LVDS格式），±300ppm频率容限，0.7-1.0Vpp差分摆幅。测试需关注波形质量、抖动（周期/RMS）、频率精度及信号完整性，建议使用1GHz以上示波器配合差分探头。当RefClk不达标时，可能导致PLL失锁、训练失败或链路不稳定，严重时设备无法枚举。工程上建议优化时钟树设计，控制走线阻抗，并对最长
2025-12-02 15:56:34
1168
原创 【高清视频】为什么需要各种总线接口的“物理层交换机” - SAS/SATA, USB, HD-MINI-SAS, PCIe等？
摘要：物理层交换机（Physical Layer Switch）通过自动化线缆切换解决传统设备测试中人工插拔效率低、易出错的问题。该设备支持USB、SATA、MiniSAS等多种接口，可实现：1）多设备自动轮询测试；2）关键设备物理隔离；3）存储系统灵活配置；4）故障注入与协议分析。其核心价值在于将物理连接关系转化为可编程控制，显著提升测试效率（支持无人值守）、可靠性（避免人为错误）和测试手段多样性（支持复杂拓扑切换）。目前已成为高可靠性验证和大规模自动化测试的基础设施。
2025-12-02 07:00:00
845
原创 【高清视频】各类硬件接口全解析：从消费级到企业级，一次讲清楚！
本期视频全面解析了从消费级到企业级的各类硬件接口，包括PCIe、EDSFF、OCP3.0、SATA/SAS、U.2、M.2和MCIO等。内容涵盖接口结构、用途及相互关系，特别针对企业测试场景中常见的转接卡需求进行说明。视频指出PCIe仍将是主力协议，EDSFF将取代U.2/M.2，MCIO将成为关键互连接口，OCP3.0会是NIC/DPU标准接口。为工程师提供了接口特征识别、转接卡使用等实用建议，帮助建立完整的硬件接口知识体系。40分钟高清视频配有中文字幕，适合专业人士学习参考。
2025-12-01 19:00:00
612
原创 【高清视频】针对PCIe 6.0 E3.S SSD同时进行热插拔&故障注入，电压拉偏，功耗&边带信号监测的一体化工具来了！
摘要： 全新推出针对PCIe 6.0 E3.S SSD的桌面级测试工具，集成热插拔/故障注入、可编程电源（PPM）及功耗分析（PAM）三大功能模块。设备通过PCIe 6.0 Host卡（兼容PCIe 5.0主机）连接，支持MCIOx8转x4通道，可同时管理8个盘位。PPM模块实现电压动态调节，PAM模块实时监测功耗及边带信号数据，并通过USB或以太网传输至控制端，配合PowerStudio软件或Python脚本完成自动化测试。该工具支持EDSFF E3.S/E3.L形态及CXL内存模组，提供非物理插拔的故障
2025-12-01 16:00:00
926
原创 【高清视频】有免费Wireshark为啥还要用硬件的以太网协议分析仪？ - 千兆/10G以太网协议分析仪演示
本文比较了硬件以太网协议分析仪与Wireshark等软件工具的区别。硬件分析仪采用FPGA实现，具有零丢包、线速抓包、物理层错误检测等优势，主要用于芯片研发和产品验证阶段。其模块化设计支持千兆至400G以太网标准，通过串联链路实时捕获双向数据包并打上高精度时间戳。配套软件提供数据解码、过滤和分析功能。相比之下，Wireshark等软件工具依赖网卡混杂模式，易丢包且无法检测物理层错误。硬件分析仪是芯片级调试不可或缺的专业设备。
2025-12-01 11:27:13
942
原创 【高清视频】一文讲明白RapidIO(SRIO)协议的前世今生及RapidIO协议分析诊断和仿真工具
RapidIO总线从辉煌到衰落：技术演进与市场变迁分析 摘要： RapidIO总线曾是多处理器互联领域的重要标准，由Motorola和Mercury Computer Systems在1997-2000年间联合开发。其发展经历了从并行总线到串行总线的转变，最高达到10Gbps速率，在无线基站、军工系统等领域广泛应用。然而，随着PCIe和以太网技术的快速发展，RapidIO因生态劣势逐渐边缘化。虽然技术性能优异，但在成本、工具链和通用性方面不敌PCIe+以太网组合。目前仅存于4G基站、军工系统等长周期项目中，
2025-12-01 10:50:12
630
原创 通过近期测试简单聊一下究竟是直接选择Nvidia Spark还是4090/5090 GPU自建环境
NVIDIA DGX Spark与RTX 4090/5090性能对比分析 DGX Spark作为小型AI工作站，搭载128GB统一内存和Blackwell架构，适合本地运行大模型(70B+)，但推理速度较慢。测试显示： 20B模型推理速度：RTX 5090是Spark的4倍（205tokens/s vs 49.7tokens/s） 30B模型速度：5090约是4090的2倍（4570tokens/s vs 2259tokens/s） 70B模型：Spark可原生运行，而消费级显卡需重度量化处理 Spark优
2025-11-19 10:15:10
1398
原创 【高清视频】I3C协议分析仪到底可以帮你做什么？
摘要：本文详细演示了I3C协议分析的全流程，主要包括：1)通过Logic/Protocol Analyzer软件展示I3C协议解码后的波形与字段信息；2)讲解错误查找、书签导航、统计分析等功能；3)对比逻辑分析仪模式与协议分析仪模式的差异。演示重点展示了协议解码联动、条件查找、光标快速跳转等实用功能，并介绍了数据保存的两种格式（私有格式和文本格式）。该工具可帮助工程师高效分析I3C总线的物理层跳变和协议层信息，适用于信号质量检测和长期协议监控场景。
2025-11-18 14:21:03
817
原创 【高清视频】独立式I2C/I3C/SMBUS协议分析仪物理连接和管理界面演示
本文演示了I2C/I3C/SMBUS逻辑分析仪与协议分析仪的联合使用方法，重点介绍了硬件连接、软件操作流程及应用场景。通过16路数字输入可采集低速总线信号，支持从信号级采样到协议层解析的全链路调试。演示涵盖了物理接线规范、采样参数设置、协议解码功能及数据分析方法，并针对NVMe SSD等设备提供了"飞线"连接方案。该系统适用于嵌入式开发、传感器调试等场景，能有效进行通信验证和兼容性测试，建议配合示波器使用以获得更全面的信号分析能力。
2025-11-18 14:14:00
950
原创 【高清视频】PCIe 5.0 Switch卡 +盘柜连接M.2 SSD 演示
Saniffer公司推出PCIe Gen5 NVMe盘柜解决方案，有效解决M.2 SSD测试中的插槽限制问题。该方案通过PCIe Switch卡和MCIO线连接，支持8个M.2 SSD盘位，可实现Gen5 x4链路稳定运行。关键步骤包括严格的上电顺序（先盘柜后主板）和LED状态监测。系统可正确识别SSD的BDF信息并验证链路速度，管理接口支持端口状态查询。测试结果表明，该方案能稳定支持PCIe Gen5 M.2 SSD的热插拔和高速传输，为SSD开发和验证提供了高效测试平台。
2025-11-14 17:02:07
648
原创 【高清视频】PCIe 5.0 主机卡如何连接PCIe 5.0 U.2和M.2 SSD进行测试？
摘要：本文演示了通过PCIe5.0主机卡连接U.2和M.2SSD的完整方案。使用Gen5Switch卡通过MCIO线转接U.2，再通过转接卡连接M.2SSD，成功实现了PCIe5.0x4链路的稳定识别。关键要点包括：必须为M.2转接卡提供额外SATA供电；信号质量良好时转接链路仍可保持高速传输；设备指示灯状态不影响实际识别。该方案适用于服务器多盘位扩展和测试验证，完整展示了PCIe5.0高速存储设备的连接方法及注意事项。
2025-11-13 16:59:49
588
原创 【高清视频】将PCIe 5.0 x16 GPU卡拉到服务器外10~50米？！
摘要：本视频演示了基于光纤的PCIe/CXL远端设备延伸方案，成功将PCIe5.0x16 GPU卡拉至服务器10-50米外。系统通过硬件/固件协同优化，实现"一键开机自动挂载"功能，支持CXL内存池化、GPU远程部署等应用场景。方案采用双模光模块传输，保持PCIe Gen5x16全带宽性能，远端独立供电确保安全。已验证10/20/50米链路稳定性，为AI计算、分布式训练等场景提供了灵活的物理布局与散热管理方案。（149字）
2025-11-13 14:06:17
963
原创 【高清视频】PCIe 6.0 x16主机、外设建链全方位手把手演示
本视频演示了PCIe Gen6链路的实际搭建与验证，使用Broadcom 90144 Switch卡实现多设备扩展。实验平台采用ASUS Z790-P主板（最大支持Gen5），通过Switch卡成功建立多个Gen6链路，包括Switch间Gen6x16连接、NVIDIA CX8网卡Gen6x16连接等。演示中还展示了Gen5/Gen6混合拓扑、CXL存储设备连接以及完善的LED状态指示系统。通过串口管理软件和Linux系统验证，确认所有设备均正确识别，链路速率符合预期。该方案为Gen6/CXL测试平台提供了
2025-11-05 15:45:27
1143
原创 【每日一题】Linux命令lspci查询的PCIe Link Status的释义
Linux中通过lspci -vvv -s b:d.f查看PCIe设备状态时，LnkSta字段显示当前链路运行状态。其中： Speed表示传输速率（如32GT/s对应PCIe 5.0） Width表示通道数量（如x8） 6个状态标志位中： "+"表示该位为1（状态激活） "-"表示该位为0（状态未激活） 标志位包括训练错误(TrErr)、训练中(Train)、时钟配置(SlotClk)、数据链路激活(DLActive)、带宽管理(BWMgmt)等。例如输出中的&quo
2025-11-05 07:00:00
2009
原创 我们偶尔听说的GENZ到底是个啥东西？是不是被市场淘汰了？
Gen-Z 不是 PCIe 7.0，也不是 PCIe 的代号。它是 HPE 主导的一套“基于 PCIe 物理层的内存语义互连标准”，后来被 CXL 吸收。外形上，它使用SFF-TA-1002 / 1009 系列连接器，外观与SlimSAS 或 MCIO 线缆非常相似。如今，CXL Type-3 内存扩展模块（E3.S、E3.L、OCP NIC 3.0）等，实际上正是 Gen-Z 理念在 CXL 架构下的继承者。
2025-11-04 20:45:00
1406
原创 我们经常听说的“内存语义互连（Memory Semantic Interconnect）咋理解？
本文深入解析了“内存语义互连”（Memory Semantic Interconnect）的概念及其在现代计算架构中的关键作用。传统“IO语义互连”（如PCIe）采用消息式访问，延迟较高（微秒级），而内存语义互连（如CXL/Gen-Z）允许CPU直接通过load/store指令访问远端内存，实现纳秒级延迟和统一地址空间。这种转变需要硬件支持缓存一致性、低延迟传输和原子操作。其重要意义在于突破内存墙、支持分解式架构和数据中心级共享内存。典型协议包括CXL、Gen-Z、CCIX等，它们使远端内存如同本地内存般可
2025-11-04 16:29:14
812
原创 如何针对常见的USB Device进行电压拉偏或者注入异常测试？
本文介绍了Saniffer公司销售的Quarch QTL3019 USB-3电源注入装置及其配套可编程电源模块(PPM)的功能和应用。该产品主要用于USB设备电压拉偏测试、功耗测量和电源异常模拟，支持自动化控制和数据采集。文章详细说明了设备连接方式、测试流程（包括正常电压测试、电压拉偏测试和异常电源模拟）以及使用注意事项（如信号完整性、功率规格和环境因素等）。这套方案可帮助用户全面评估USB设备的电压容忍度、功耗特性和异常恢复能力，提高测试效率和可靠性。
2025-10-29 08:30:00
819
原创 搭载高性能GPU的英伟达Nvidia DGX Spark桌面性能小怪兽国内首台开箱视频！
英伟达DGXSpark小型AI主机开箱视频发布，展示这款桌面级超级计算机的细节。设备采用金属铝外壳，重1.2kg，搭载NVIDIA Grace Blackwell Superchip处理器、128GB内存和4TB SSD存储，支持200Gbps网络互联。视频重点介绍了其模块化设计、高效散热系统及多机堆叠功能，适合AI研发团队和科研机构使用。该设备虽体积小巧但性能强大，体现了英伟达在AI计算领域的技术实力。
2025-10-23 09:52:52
782
原创 下周的2025 OCP全球峰会到底看什么？
2025年OCP全球峰会聚焦AI时代数据中心创新，重点探讨液冷散热、高速互连和可扩展架构等关键技术。会议将展示浸没式液冷、1.6Tb/s网络互连、兆瓦级机架等前沿方案，并发布CXL内存扩展、UALink互连等开放标准。作为全球最大开源硬件社区，OCP汇聚Meta、Google等400多家企业，推动数据中心从封闭走向开放协作。本次峰会特别关注AI基础设施的标准化，通过社区创新应对算力挑战，引领可持续、高密度的下一代数据中心发展。
2025-10-10 14:06:42
1047
原创 【高清视频】CXL 2.0 内存扩展卡在Linux下面的使用和测试演示+闲聊
本文总结了Biwin CXL2.0内存扩展卡在Linux系统下的测试演示。实验采用技嘉服务器主板和Intel至强处理器，通过PCIe5.0x8连接16GB CXL扩展内存。测试显示系统正确识别32GB总内存（本地16GB+CXL16GB），NUMA拓扑正常映射。性能方面，CXL内存延迟增加126%（260ns），带宽为本地DDR5的73%（24GB/s）。实验验证了CXL2.0内存扩展的可行性，为后续CXL3.0及内存池化研究提供了参考基础。
2025-10-09 15:23:35
816
原创 【高清视频】EDSFF 缩写更名背后的故事
EDSFF接口标准从"SSD"更名为"Standard"，扩展支持CXL模块、OCP NIC等设备，形成统一接口生态。主要规格包括：E1.S（高性能计算）、E1.L（大容量存储）、E3.S（主流企业服务器）、E3.L（灵活配置）。新标准优化散热与能效，支持PCIe Gen6/CXL，但工作站采用滞后仍是产业短板。该变革体现了数据中心存储向统一化、高性能和低功耗方向发展的趋势。
2025-10-02 10:00:00
790
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人