远程FPGA虚拟实验平台用SystemVerilog HDL实现流水灯和移位寄存器

SystemVerilog流水灯与移位寄存器
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远程FPGA虚拟实验平台用SystemVerilog HDL实现流水灯和移位寄存器

原理

流水灯

本实验中，流水灯仅供学习，此处对照代码察看实验图，代码详解见注释，根据代码可知流水灯实现左移。
在这里插入图片描述

/** The input port is replaced with an internal signal **/
wire reset = PB[0];
wire clk   = PB[1];
/************* The logic of this experiment *************/
logic [7:0]q;
always @ (posedge clk or posedge reset)//注意这里在reset前需要加入上升沿判断，不加的话就是混用了
	if (reset)//由于判断条件中是上升沿，所以此处需要在reset=1时进行赋值，这是对应的
		q <= 1;//q作为一个八位的数，当q被赋值1时实际上是00000001
	else
		q <= {
   
   q[6:0], q[7]};//此处代码意为：新的q'<={q[6],q[5],q[4],q[3],q[2],q[1],q[0],q[7]}，于是原本为1的q[0]被移到了新的q'的q[1]位置，实现左移
/****** Internal signal assignment to output port *******/
assign L[7:0] = q[7:0];
endmodule

移位寄存器

在这里插入图片描述</

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