【FPGA自学笔记】

最新推荐文章于 2025-10-11 16:48:56 发布
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#FPGA学习交流

写这篇博客的目的，是为了记录笔者在自学FPGA路上的点点滴滴，也是为了让自己充满动力，在学习FPGA的路上保持兴趣和热情。当然，也希望能和广大网友一起交流，共同进步。
从今日起，【FPGA自学笔记】会不定时更新。

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FPGA 的笔记总结（未完结。。。）
Hold人民币的博客
04-25 800
1、组合逻辑 组合逻辑是指输出只与当前的输入逻辑电平有关，与电路的原始状态无关的逻辑电路，属于无记忆电路，常用于多路器、加法器、译码器等 1.1 assign语句实现 问号表达式的形式 assign data_out = en ? a:b; 1.2 always块实现 一般的应用主要在三段式状态机中的状态转移判断中，三段式状态机语句分别为：次态迁移到现态、状态转移条件判断、次态寄存器输出。 //参...
FPGA自学笔记
06-25
很好的FPGA学习入门教程，大量实例介绍。方便初学者快速上手，强烈推荐
FPGA学习笔记
qq_38226273的博客
09-11 541
自己看 parameter 定义常量 如：parameter a=2; wire 常用来表示单个门驱动或连续赋值语句驱动的网络型数据 如wire[7:0] a,b tri 表示多驱动的网络型数据 reg 数据储存单元 reg[3:0] rega,regb;//定义两个4位的名为rega,regb的存储单元 reg指标是被定义的...
FPGA基础知识笔记（20条精心总结），收藏这些就够了！
最新发布
10-11 916
《FPGA基础知识笔记》总结了20条关键知识点，帮助初学者快速入门。FPGA是一种可编程芯片，通过硬件描述语言实现并行处理，与CPU、GPU、ASIC各有优劣。其内部由LUT、触发器、存储单元等构成。开发流程包括编写代码、仿真、综合实现等步骤。Verilog基础需掌握always块、阻塞/非阻塞赋值和状态机。时钟、复位和时序约束是核心重点，需避免时序违规。调试可采用仿真波形和逻辑分析仪。工程经验强调模块化设计、时钟域同步和资源优化，建议从简单项目入手，循序渐进。理解这些核心理念后，即可开启FPGA实践之路。
FPGA自学笔记--设计与验证
04-23
非常详细的FGPA设计指导书，Verilog程序，包含初学者接触的各种内容。
FPGA学习笔记(一)
一个小白的博客
07-12 840
实现一个数字电路模块
FPGA自学笔记——设计与验证公开版
02-12
### FPGA自学笔记——设计与验证公开版 #### 1. FPGA技术背景与发展趋势 随着FPGA技术的不断发展，从最初的简单逻辑粘合逐渐演变为现在的可编程片上系统(SoC)，FPGA的应用范围也在不断扩大。例如Altera(现已被...
《小梅哥的FPGA自学笔记分享》
07-24
《小梅哥FPGA自学笔记》是小梅哥为初学者编写的入门资料，涵盖了FPGA的基础知识、原理及应用。其中提到的AC620开发板是小梅哥团队开发的FPGA学习套件，有助于初学者更好地学习FPGA。 FPGA的历史始于20世纪80年代，它...
FPGA学习笔记（FPGA基础知识）
spx1164376416的博客
08-25 9827
1.FPGA的最基本单元 1、查找表（LUT） （组合逻辑单元） LUT指显示查找表（Look-Up-Table)，本质上就是一个RAM。它把数据事先写入RAM后，每当输入一个信号就等于输入一个地址进行查表，找出地址对应的内容，然后输出。 2、D 触发器 （时序单元） 3、基于 SRAM 工艺，内部结构为查找表 2.FPGA的物理结构 目前主流 FPGA 主要 基于 SRAM 工艺查找表技术。 FPGA 芯片主要由以下模 块构成。 可编程输入输出单元（IOB）简称 IO 单元，为芯片与外接电路的接口
FPGA自学（一）
up_bai的博客
04-18 519
fpga入门
FPGA学习笔记（持续更新）
chenwand的博客
07-16 446
有什么见解或者不对的地方，欢迎大家帮我指正出来 2020年7月16日09:15:12 组合逻辑和时序逻辑的区分： 组合逻辑：运行该命令的时候，不是通过时钟的上升沿或者下降沿来触发运行的，是通过命令中的条件的变换就触发运行该命令 时序逻辑：指的是由时钟触发 例子： 组合逻辑： 1： assign d =a & b； 2： always@（*）//*号也可以换成b or c or d d =a & b； 对于上述命令，每次执行这段命令，只有当b，c，d中的其中一个变换状态的时候，才会执行
FPGA自学1——Verilog基础语法
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10-14 4674
1、基础知识 逻辑0：低电平，也就是电路中的GND 逻辑1：高电平，也就是电路中的VCC 逻辑X：未知状态， 逻辑Z：高阻态，外部没有激励信号，是一个悬空状态 2、数字进制格式、标示符 b：表示二进制 o：表示八进制 d:表示十进制 h:表示十六进制 numA=8'b10101010; //8'表示numA这个变量占8位，numA的值是二进制的10101010 numB=4'd2;//numB的值是十进制...
小梅哥fpga自学笔记
05-23
### 关于 FPGA 自学笔记的小梅哥资源 小梅哥的 FPGA 学习资源是一套非常全面的学习材料，适合初学者入门以及深入理解 FPGA 的开发流程和技术细节。以下是针对您需求的具体说明： #### 资源概述 小梅哥提供了两部分内容供学习者参考：一是 **FPGA 自学笔记资源下载**[^1]，二是 **书本源码**[^2]。前者包含了完整的自学笔记和相关文档，后者则专注于 Verilog 实践代码。 - **自学笔记资源下载**: 提供了详细的 FPGA 学习指南，涵盖了基础概念、硬件描述语言 (HDL) 编程技巧以及实际项目的实现方法。您可以访问该项目地址获取更多详情：https://gitcode.com/open-source-toolkit/c2820。 - **书本源码**: 针对《小梅哥 FPGA 自学笔记》一书中提到的实际案例进行了代码化处理，帮助读者更好地理解和应用理论知识。此部分特别适合希望快速掌握 Verilog HDL 的新手开发者。项目链接如下：https://gitcode.com/open-source-toolkit/246b8。 #### 技术要点解析 除了上述资源外，在具体技术层面还需要关注以下几个方面来提升您的 FPGA 开发能力： - **FPGA 架构与工具链熟悉程度**[^3]: 掌握现代 FPGAs 的内部结构特点及其配套软件环境至关重要。比如 Xilinx Vivado 和 Intel Quartus 是目前最流行的两款设计平台。 - **动手实操经验积累**[^4]: 结合具体的例子操作可以加深印象。例如创建 ROM 文件并将预定义的数据集加载进去的过程就是很好的练习机会之一。 另外还给出了一个简单的 3 到 8 解码器的设计实例[^5]: ```verilog module decoder_3_8( input a, input b, input c, output reg [7:0] out ); always @( *) begin case ({a, b, c}) 3'd0 : out = 8'b0000_0001; 3'd1 : out = 8'b0000_0010; ... default: out = 8'bxxxx_xxxx; // Add this line to handle undefined cases. endcase end endmodule ``` 以上展示了如何利用组合逻辑电路完成特定功能转换的任务。 ---
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