9、时序逻辑电路设计描述技巧

时序逻辑电路设计描述技巧

目录

时序逻辑电路设计描述技巧

    9.1、时序逻辑电路的特点和基本单元

（1）特点

（2）基本存储单元

    9.2、常见时序逻辑电路的描述

（1）计数器

（2）时钟分频器

（3）通用移位寄存器

（4）线性反馈移位寄存器——LFSR建模

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       与组合逻辑电路不同，时序逻辑电路的输出不仅与当前的输入有关，还与电路原来的状态有关，有组合逻辑和存储电路、或仅由存储电路组成。

    9.1、时序逻辑电路的特点和基本单元

一般时序电路的结构

（1）特点

       记忆特性是时序逻辑电路的基本特征。

       时序逻辑电路一般分为同步时序电路和异步时序电路两类。同步时序电路中所有存储单元状态变化都由同一时钟信号控制，比较容易满足建立时间和保持时间的要求，可以很好地避免电路中的毛刺，有利于器件移植和进行静态序分析（STA）。而异步时序电路不存在全局时钟，各触发器翻转的时间不定，数据传输效率较低，电路的核心由组合逻辑实现，最大的问题是容易产生毛刺，容易影响电路可靠性、稳定性。因此同步时序电路可以获得比异步时序电路更高的工作可靠性和工作速度，设计复杂度远远低于异步时序电路。

       一般的综合工具不支持异步时序逻辑的综合，并且用异步时序逻辑很难控制由组合逻辑和延迟所产生的冒险和竞争。

（2）基本存储单元

       时序逻辑电路包含存储电路，存储电路是通过基本的存储单元来实现的。存储单元按触发方式可以分为电平触发和边沿触发两种。电平触发实现的是锁存器，边沿触发实现的是触发器。

       ①锁存器是电平触发的存储单元，基本的锁存器是RS锁存器，使用交叉耦合连接的或非门与非门反馈结构使得电路保存0、1状态，但这种与非门结构的RS锁存器，某些情况输出不稳定，输入为00变为11时会在电路中产生竞争，一般使用经过改进的RS锁存器，即透明锁存器。