fpga系列 HDL:verilog 常见错误 注意警告 created implicit net for “***“

  • 仿真结果与预期高度一致,在将模块代码汇总并进行在线调试时,发现时钟信号呈现为一条平直的直线。

在这里插入图片描述

  • 经过多次对比分析,最终定位到以下错误代码内容:
// 边沿检测逻辑
wire btn_pressed = ~btn_sync_2 && btn_prev;
reg[15+1:0] data_reg;

 // 更新按钮的前一状态
 always @(posedge clk) begin
	  btn_prev <= btn_sync_2;
 end

// wire clk;
// assign clk = CLKIN; // 将这两个注释取消才能得到正确结果
  • 原来在多次的调试与修改中,注释掉了原来应有的变量clk,但是在进行综合时没有报错,只有如下警告:

  • Warning (10236): Verilog HDL Implicit Net warning at ***.v(590): created implicit net for “clk”
    在这里插入图片描述

评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值