fpga系列 HDL：verilog 仿真错误 Error: ***.vt(33): ‘i‘ is an invalid type in Generate loop. Must be a genvar_loop index i is not type of integer verilog-优快云博客

仿真错误代码如下：

// 时钟生成
always #(CLK_PERIOD/2) clk = ~clk;
parameter DATA_WIDTH = 8;   // 数据宽度
parameter FIFO_DEPTH = 14;   // FIFO 深度

// Write data into FIFO
integer   i ;
for (i = 0; i < FIFO_DEPTH; i = i + 1) begin
        #(CLK_PERIOD/2)
            data_data_in = i + 1; // 写入数据 1, 2, 3, ...
end

一些解决方案是将变量 integer 换成 genvar,genvar和generate 块的作用是在编译时生成重复的硬件结构（如寄存器组、连线等），而不是在仿真时动态执行。
编译器需要在编译阶段展开循环，并生成对应的硬件描述，因此循环变量必须是静态的 genvar 类型
但是在这个情况下，在仿真中动态地写入数据到，应该使用 initial 或 always 块，而不是 generate 块
修改代码如下：

// 时钟生成
always #(CLK_PERIOD/2) clk = ~clk;

parameter DATA_WIDTH = 8;   // 数据宽度
parameter FIFO_DEPTH = 14;   // FIFO 深度

// Write data into FIFO
integer   i ;
initial begin
    for (i = 0; i < FIFO_DEPTH; i = i + 1) begin
            //always@(posedge clk);
            #(CLK_PERIOD/2)
                data_data_in = i + 1; // 写入数据 1, 2, 3, ...
    end
end