AXI-Stream代码详解

最新推荐文章于 2025-06-17 11:33:38 发布
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分类专栏： AXI 文章标签： AXI
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本文详细介绍了AXI4-Stream接口与AXI4的区别，重点阐述了全局信号、主机和从机控制的信号，以及AXI-stream传输的时序。通过实例展示了AXI-stream主从交互的时序图，解释了数据传输过程，包括TVALID、TDATA、TKEEP等信号的作用。此外，还提供了代码链接供进一步研究。

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AXI-Stream代码详解

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  AXI4-Stream跟AXI4的区别在于AXI4-Stream没有ADDR接口，这样就不涉及读写数据的概念了，只有简单的发送与接收说法，减少了延时，允许无限制的数据突发传输规模。AXI4-Stream的核心思想在于流式处理数据。
在这里插入图片描述

                            图 4 58 AXI-Stream Interface

全局信号

  • ACLK 全局时钟信号，在上升沿时对信号采样。所有的输入信号都通过上升沿采集，所有的输出信号都在上升沿时变化。
  • ARESETn 全局复位信号，低电平有效。在复位期间，所有的xxVALID信号必须复位为低电平。其他的信号可以是任意值。
    主机(master)控制的信号
  • TVALID 握手信号
  • TDATA 数据信号线
  • TSTRB TDATA的内容修饰符，用于指示是数据字节还是位置字节。初学者默认为1即可.
  • TKEE
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在图中，每个垂直列表示单个传输中的字节，在本例中使用了一个4字节宽的数据总线。连续的非对齐流是每个数据包的第一个数据字节，第一个数据字节和最后一个数据字节之间没有位置字节的若干数据字节。对于AXI-Stream协议来说，首先它是AXI协议的一种，一定程度上来说它是AXI协议中最简单的一部分，但是使用还是非常广泛的。稀疏流可以包含任何数据字节和位置字节的混合，但通常大部分字节都是数据字节。一个表示流中的数据字节的相对位置的字节。一个不包含任何数据信息或关于流中数据字节的相对位置的任何信息的字节。
AXI-Stream协议详解（3）—— AXI4-Stream IP核原理分析
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学习官方给出的AXI-S相关的代码
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AXI-Stream代码详解AXI4-Stream跟AXI4的区别在于AXI4-Stream没有ADDR接口，这样就不涉及读写数据的概念了，只有简单的发送与接收说法，减少了延时，允许无限制的数据突发传输规模。AXI4-Stream的核心思想在于流式处理数据。图 4‑58 AXI-Stream Interface全局信号1.ACLK 全局时钟信号，在上升沿时对信号采样。所有的输入信号都通过...
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20210803：AXI-Stream协议源码分析初探
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在FPGA中，遇到数据流传输时经常会用到AXI-Stream协议，本文介绍了AXI-Stream 同步FIFO的设计与实现代码
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AXI-Stream总线是一种高效、简单的数据传输协议，主要用于高吞吐量的数据流传输场景。相比于传统的AXI总线，AXI-Stream总线更加简单和轻量级，它通过无需地址的方式，将数据从一个模块传输到另一个模块，适用于需要高速数据传输的应用场景。是AXI协议中最简单的一种。本文主要介绍在FPGA中使用AXI-Stream协议进行数据流传输过程及FPGA仿真实践试验。信号源信号描述ACLK时钟源全局时钟，所有信号在时钟源上升沿采样ARESTN复位源全局复位，低电平有效TVALID主。
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AXI4 是ARM公司提出的一种片内总线，描述了主从设备之间的数据传输方式。主要有AXI4_LITE、AXI4_FULL、AXI4_STREAM三种。AXI4_LITE：不支持突发传输，一般用于小数据量的IP初始化和嵌入式设备数据传输。AXI4_FULL：可称为AXI4，支持突发传输，突发长度为1~256。AXI4_STREAM：流数据，丢弃了地址项，用于高速数据传输。AXI-Stream顾名思义是用来传输数据流的，如图像输入，高速AD等，这种数据流的处理一般是和DMA一并使用的。
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