FPGA系统性学习笔记连载_Day7 【半加器、全加器、16位加法器、16位减法器设计】 【原理及verilog实现、仿真】篇FPGA技术江湖

一、半加器概念

半加器，就是y=a+b，不考虑进位，如下真值表，a、b表示2个相加的数，y表示和，Co表示结果有没有进位

从真值表可以得出，y和Co的布尔表达式

Y = (~a&b) | (a&~b)

Co = a&b

二、全加器

全加器，就是y=a+b+c_up，要考虑进位，如下真值表，a、b表示2个相加的数，c_up表示低位向本位的进位标志，Co表示计算结果有没有向高位进位。

从真值表可以得出，y和Co的布尔表达式

y　= (~a&~b&c_up) | (~a&b&~c_up) | (a&~b&~c_up) | (a&b&c_up)

Co = (~a&b&c_up) | (a&~b&c_up) | (a&b&~c_up) | (a&b&c_up)

三、减法器

减法器，就是y=a-b-c_down，要考虑借位，如下真值表，a、b表示2个相减的数，c_down低位向本位的借位标志，Co表示计算结果有没有向高位借位

从真值表可以得出，y和Co的布尔表达式

y = (~a&~b&c_down) | (~a&b&~c_down) | (a&~b&~c_down) | (a&b&c_down)

C0 = (~a&~b&c_down) | (~a&b&~c_down) | (~a&b&c_down) | (a&b&c_down)

四、16位加法器设计

16bit的加法器，我们可以用2个8bit加法器拼接实现，同理8bit的加法器可以用2个4bit加法器拼接实现；

4bit的加法器可以用2个2bit加法器拼接实现，2bit的加法器可以用2个1bit加法器或者（1bit全加器和1bit半加器）拼接实现。

4.1、为了便于理解，我将16bit全加器用二叉树表示，可以得到如下的示意图

我定义加法运算按照这个遍历方式进行，必须是先找到最右边的一个根节点，按照 A右+B右 = Y右，A左+B左 + Y右进位 = 根节点的计算方式；

以此递归方式就能正确计算出结果

4.2、从图中我们可以得知，每一层都可以向更小的计算单位拆分，直到1bit加法器无法拆分；

按照数学知识，加法是从最低位开始，依次向高位计算，这样做的原因是，高位不知道低位的2个数相加，有没有进位

所以加法计算，只能是从低到高依次计算。

4.3、根据4.2节描述我们先设计一个3bit加法器的电路

 

照修改后的电路，我们可以用完全一样的器件来搭建这个加法器了；

这个接地信号可以是外部给的信号，也可以是模块自己接地；

体现在verilog代码里面，就是我们可以无限复用我们的4bit加法器、2bit加法器、1bit加法器。

五、16bit加法器verilog代码实现

verilog代码我们分成5个模块add16.v add8.v add4.v add2.v add1.v

六、add16.v

module add16(
    input   wire    [15:0]  a,
    input   wire    [15:0]  b,
    input   wire                c_up,
     
    output wire     [15:0]  y,
    output wire                 Co
);
 
        wire    Co_temp;
 
        add8    add8_inst1(
            .a          (a[15:8]),
            .b          (b[15:8]),
            .c_up       (Co_temp), 
             
            .y          (y[15:8]),
            .Co     (Co)
        );
 
        add8    add8_inst2(
            .a          (a[7:0]),
            .b          (b[7:0]),
            .c_up       (c_up),
             
            .y          (y[7:0]),
            .Co     (Co_temp)
        ); 
 
endmodule

七、add8.v

module add8(
    input   wire    [7:0]   a,