Verilog 混合层次化文件设计——十进制可逆计数器

最新推荐文章于 2025-01-17 16:25:53 发布
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#硬件 #verilog

本文介绍了如何使用Verilog设计十进制可逆计数器，包括自加器和自减器的实现，以及如何通过控制输入信号切换加减功能。此外，还讲解了混合层次化文件设计的过程，从创建项目、选择芯片到使用原理图形式的顶层文件，以及如何添加元器件、自定义器件和进行接线操作。

首先解决十进制可逆计数器问题

所谓可逆计数器，就是说它不但要实现自加功能还要实现自减功能。分为两个部分去写（自加器和自减器），两部分都要控制在0-9以内，也就是二进制0000-1001之间，当然如果自加到9或者自减到0的时候要向co借位或进位，这样十进制可逆计数器的功能就可以完整实现了。

再通过控制输入x来实现自加与自减功能的切换
当x输入为高电平时为自加器
当x输入为低电平时为自减器
（代码附在最后）

再解决混合层次化文件设计

首先老规矩创建项目并选对芯片

这里的顶层文件选择创建的Block Diagram/Schematic Fille的格式也就是原理图的形式

PS：相较于文本顶层文件的形式，原理图的形式可以更加直观地看到自己的连线不容易出错。
在这里插入图片描述
看到的所创建的Block Diagram/Schematic Fille就是这样啦,在这里插入图片描述
双击空白区域，就可以看到元器件库，在Project中选择自己设计的元器件或者在软件自带器件库里选择合适的元器件。

在这里插入图片描述
比如这里要选择74248七段译码器，元器件库里有就可以直接搜索74248，找到后选择OK安放到合适位置。

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