数字 IC 技能拓展(35)个人总结的 Verilog 代码书写的规范

本文总结了Verilog设计的六个关键点:设计要文档化、参数化、命名规范化、排版清晰化、注释明了化和逻辑化。强调了前期文档的重要性,参数化设计的优势,信号命名的统一标准,代码排版的整洁,以及注释和逻辑设计对于可读性和可维护性的提升。

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正文

一、设计要文档化

1、要将设计思路、系统框架、详细方案、实现方式等等写入文档(系统整体的功能是什么?划分的各个模块的功能是什么?是否需要总线?是否需要调用 IP?输入输出是什么?数据宽度是多少?控制信号有哪些?存储大小是多少?地址位数是否满足你的存储空间?在 PPA 中的优先因素是哪个,是功耗,还是性能,还是面积呢?甚至,还需要考虑你的测试平台、测试数据、验证方法之类的),然后经过严格的评审通过后才能进行下一步的工作,其中,评审内容包括但不限于资源占用、时序分析、功能覆盖、缺陷漏洞等等。这样做貌似很花费时间,但是从整个项目过程中来看,绝对要比一上来就写代码要节约时间,且这种做法可以使项目处于可控、可实现的状态(小的工程或许发现不了区别,但是在大的工程设计中,没有前期的评审分析,那么,无穷无尽的 Bug 就会让你的工程设计难以成功地实现出来)。

二、设计要参数化

1、例如,parameter

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