基于 Verilog 的经典数字电路设计（17）序列检测器

基于 Verilog 的经典数字电路设计（17）序列检测器

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• 引言
• 🌏 一、101 序列检测器的 Verilog 代码实现

引言

  前面介绍了有限状态机，接下来，我们利用 FSM 来进行一个设计，即 101 序列检测器。

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🌏 一、101 序列检测器的 Verilog 代码实现

module FSM(
    input clk,
    input rst_n,
    input x,     // 输入序列；
    output reg z // 检测结果；
    );
 
// FSM中主要包含现态 CS、次态 NS、输出逻辑 OL；
 
parameter S0=2'b00,S1=2'b01,S2=2'b11,S3=2'b10; // 状态编码，格雷码，S0 为 IDLE；

reg [1:0] c_state,n_state;

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