verilog设计异步复位同步释放电路及仿真

1. **原理分析**
   - 异步复位同步释放电路主要是为了解决异步复位信号可能带来的亚稳态问题。当异步复位信号到来时，电路立即复位。但是在复位信号撤销时，为了避免亚稳态，需要将复位信号同步到时钟域后再释放。
   - 通常采用两级同步器来实现，第一级对异步复位信号进行同步，第二级再次同步，然后将同步后的复位信号用于电路的复位操作。
2. **Verilog代码实现**
```verilog
module async_reset_sync_release(
    input clk,
    input async_reset,
    output reg sync_reset
);
    reg async_reset_d1;
    reg async_reset_d2;

    always @(posedge clk or posedge async_reset) begin
        if (async_reset) begin
            async_reset_d1 <= 1'b1;
            async_reset_d2 <= 1'b1;
        end else begin
  &nb