Verilog 程序输出0 1 2 3 3 2 1 0 0 1 2 3 3 2 1 0.....

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本文介绍了一个使用Verilog实现的状态机设计案例，该状态机能够根据内部寄存器isNeg的值来控制3位寄存器rData的增减操作，并在特定条件下切换isNeg的状态。设计采用了同步复位异步清零的方式，并通过posedge和negedge敏感信号列表确保了状态转换的正确触发。

module shixisheng(
    input clk,
    output [2:0] data,
    input rst
    );

    reg isNeg; //1 increase ;0 downto
    reg [2:0]rData;
    always@(posedge clk or negedge rst)
        if(!rst)
            begin
                isNeg<=1'b1;
                rData<=3'd0;
            end
        else
            if(isNeg)
                begin

                  if(rData==3'd3)
                    begin
                    isNeg<=~isNeg;
                    rData<=3'd3;
                    end
                 else
                    rData<=rData+1'b1;
                end
            else
                begin

                    if(rData==3'd0)
                        begin
                        isNeg<=~isNeg;
                        rData<=3'd0;
                        end
                    else
                        rData<=rData-1'b1;
                end
assign data=rData;

endmodule