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基于我的学习，介绍一下相关的设计思路。master时钟发送 Pdelay_Resp 报文并记录发送时刻 t5。slave时钟接收 Pdelay_Resp 报文并记录接收时刻 t6。master时钟接收 Pdelay_Req 报文并记录接收时刻 t4。master时钟接收 Delay_Req 报文并记录接收时刻 t4。slave时钟发送 Pdelay_Req 报文并记录发送时刻 t3。slave时钟发送 Delay_Req 报文并记录发送时刻 t3。slave时钟接收 Sync 报文并记录接收时刻 t2。
2026-10-28 15:32:29
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原创 低功耗代码设计风格
当gating比例低于一定比例时，插时钟门控收益很小，因为本身也会消耗功耗。通常，门控率由项目规模和经验规定达标数值。代码风格不同，综合出不同结构的门级电路，不同的翻转率和寄生电容对功耗有本质的影响。作为前端设计的目标，用最小的硬件开销和翻转完成相同的功能。，使其停止翻转，从而消除该时钟子树下的所有动态功耗。（a/b一直变化，加法器一直翻转）一、低功耗RTL设计的底层逻辑。：泄漏电流，与门电路状态相关。：当寄存器组无需更新数据时，相与，输出无毛刺的门控时钟。或使用时钟门控单元。时钟门控在物理上对应。
2026-06-18 18:13:09
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原创 Altera内部结构学习网页整理
https://blog.youkuaiyun.com/qq_40483920/article/details/108069218?spm=1001.2014.3001.5502
2026-04-16 21:24:29
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原创 基于优先级的流量控制（PFC）
当某个队列的缓存超过阈值时，接收端发送反压信号（STOP）给发送端，暂停该优先级队列的流量，而其他队列不受影响。最基本的流量控制技术是IEEE802.3定义的以太Pause机制：当网络中的下游设备发现其流量接收能力小于上游设备的发送能力时，会主动发Pause帧给上游设备，要求上游设备暂停流量发送，等待一段时间后再继续发送。PFC（Priority-based Flow Control）的含义是基于优先级的流量控制，它是目前应用最广泛的能够有效避免丢包的流量控制技术，是。实现多种流量的共享链路。
2026-01-11 22:20:58
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原创 一名IC设计工程师的流片经验究竟积累了什么？
流片经验是芯片设计工程师从理论到实践的综合淬炼，其核心价值在于培养全局视野、风险意识和工程决策能力。工程师通过流片掌握全流程协同（如RTL设计与DFT、后端的关联），建立严格的签核意识（功能验证、时序、物理验证等），并积累实际调试经验（测试设备使用、根因分析）。更重要的是，流片教会工程师在面积、性能、功耗和周期之间进行权衡，同时培养高压下的项目管理能力和严谨性。这些经验使工程师从理想设计者转变为务实专家，能够预见问题、控制风险并实现设计闭环，因而成为企业招聘的核心考量。
2025-09-25 14:04:14
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转载 GTH固核的约束方法
GTH在该时钟块的一侧，旁边为GTH的4个PAD（输入输出的差分引脚），一列全是GTH固核。中间输入多出的两个PAD为该GTH块的参考时钟引脚。这就是4路GTH一个块指的是在同一个时钟块中的四个GTH固核。上图所示两个模块为该时钟块的时钟管理模块（PLL和MMCM）。说明：X表示集成编号，Y表示收发器编号。GTH在时钟域分块中的位置。
2025-04-13 22:51:44
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原创 时序优化学习笔记
0.代码对应的底层调用if-else的判定条件需要LUT实现，累加器的进位需要靠CARRY实现。1.逻辑级数的概念简单来讲就是组合逻辑串联的个数。
2025-03-14 11:50:38
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原创 ram的使用——初始化很重要
我们需要对ram进行初始化写0操作，代码如下。需要注意，复位释放时立马写入可能存在复位抖动的造成ram写入失败的问题，因此可以选择复位后增加一定的延时。ram是非常常用的ip，前人的经验告诉我们，如果不对ram进行初始化直接读写，不定态在实际上板时会出现不可预知的问题。当inital_done信号拉高以后才允许系统开始工作。
2025-02-15 20:45:18
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原创 数据存储结构(1)——分类
摘要：本文介绍了四种数据存储结构的特点及优缺点。顺序存储通过物理相邻实现高效随机访问，但插入删除效率低；链接存储利用指针动态分配内存，插入删除快但访问慢；索引存储通过索引表提高检索效率，但需额外空间；散列存储通过哈希函数实现O(1)访问，但设计复杂且不支持顺序查询。实际系统中常组合使用这些结构以适应不同需求。
2024-08-13 19:50:09
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原创 时序优化之一
在FPGA和CPLD的设计中，Fanout更多的是会给时序造成一些负面影响。作为半定制的芯片，FPGA和CPLD内部信号的驱动能力是在出厂的时候就得到保证的。也就是说对FPGA/CPLD的内部信号来说，理论上一个寄存器信号的输出负载是可以无限大的。负载越多，在FPGA/CPLD布局的时候分布的越分散，同一个输出到达每个负载的延时差（SKEW）也就越大。就会出现有些路径的延时超出了我们的期望范围，而且不可调和。
2024-05-28 15:49:13
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原创 ddr学习(2)——EMIF IP使用
每一行有一个子系统管理器（Subsystem manager,SSM），负责IO行上的所有外部EMIF（包括DDR4、QDR-IV）。I/O SSM包括专用存储器，用于存储校准算法和校准运行时间数据。每个EMIF实例必须通过外部内存接口校准IP连接到I/O SSM。其中校验IO SSMs的位于芯片的2B和3B Bank。每个I/O行只允许使用一个校准IP。Intel 手册UG-20218。图 芯片IObank分布。
2024-01-12 11:15:16
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原创 Quartus 上板验证
Signal Tap逻辑分析仪、Signal Probe和LAI工具可用于以系统速度探测和调试RTL信号。一、有哪些工作可以对RTL进行monitor（跟踪）二、Signal Probe。图 Probe调试流程图。
2024-01-11 16:55:21
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原创 BRAM与URAM在verilog设计中的应用（补充代码框图）
Xilinx7系列FPGA中的块RAM可存储36 Kb的数据，可以配置为两个独立的18 Kb RAM或一个36 Kb RAM。在简单双端口模式下，每个36 Kb块RAM可以配置为64K x 1（与相邻的36 Kb块内存级联时）、32K x 1、16K x 2、8K x 4、4K x 9、2K x 18、1K x 36或512 x 72。在简单双端口模式下，每个18 Kb块RAM可以配置为16K x 1、8K x2、4K x 4、2K x 9、1K x 18或512 x 36。
2023-11-01 10:10:10
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原创 更高效的网络报文封装verilog前仿真（tb代码需要重写）
将报文整理为一行，必须是16进制数，软件里打印的时候就以16进制的形式输出，每个数据以空格分开，并在该数据的最前边加上8个0.for (i = 0;i=i+1) // 32行。将上述log转换为txt文件，导入到wireshark可以快速分析报文的各个字段封装是否正确。三、wireshark联合进行报文解析。使用wireshark解析16进制报文。二、输出报文写入到log。
2023-06-03 17:21:02
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原创 多模块复用并行加速处理的控制（需要画框图）
当数据流速大于模块处理速度时，往往需要多个处理模块复用，并行处理数据，以减少处理时间，避免出现拥塞的现象。并行处理时需要查询那个模块处于空闲时输入，其模块控制信号的处理如下。
2023-04-04 17:10:25
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原创 用Verilog实现一个同步FIFO，深度16，数据位宽8bit
module syn_fifo( input clk, input rst_n, input [7:0] din, input wr_en, input rd_en, output [7:0] dout, output full, output empty ); reg wr_en_r; reg rd_en_r; always@(posedge clk or negedge rst_n)begin ...
2020-08-18 15:39:30
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原创 OFDM信号频谱图
OFDM的原理网上讲解的很多，但是真的画频谱图，连个基本的程序都没有找到。下面附上自己写的MATLABclcclear all;j=sqrt(-1);B=100e6;%100MhzN=64;%子载波数number of subcurriesT=(N+1)/B;%码元持续时间f=1/T;fs=4*B;%采样率Ts=1/fs;sample=T/Ts;%采样点数t=li...
2018-10-26 14:03:54
11935
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空空如也
在下面的verilog中rst应该分配什么引脚
2016-08-11
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