华工verilog仿真作业四选一多路选择器 verilog代码 4-to-1 multiplexer

LiNlIncsdnTi

于 2024-05-06 09:00:00 发布

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分类专栏： verilog学习文章标签： fpga开发

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If的表达：

module mux4to1(input [1:0]d0,d1,d2,d3,input s1,s0,output [1:0] out);

    reg [1:0] out_t ;
    
    always @(*) begin
        if ({s1,s0} == 2'b00)
            out_t = d0 ;
        else if ({s1,s0} == 2'b01)
            out_t = d1 ;
        else if ({s1,s0} == 2'b10)
            out_t = d2 ;
        else
            out_t = d3 ;
    end
    assign out = out_t ;
 
endmodule

Case的表达：

module mux4to1(input [1:0]d0,d1,d2,d3,input s1,s0,output [1:0] out);

    reg [1:0] out_t ;
    
    always @(*) begin
       case({s1,s0})
       2'b00:out_t=d0;
       2'b01:out_t&#