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最新推荐文章于 2024-07-20 20:32:47 发布

原创

最新推荐文章于 2024-07-20 20:32:47 发布 · 303 阅读

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#verilog

本文详细介绍了2-1、2-1总线、9-1及256-1复用器的模块设计，涵盖了半加器、全加器、多位二进制加法器等基本算术电路。此外，还探讨了Karnaugh映射到电路的设计实例，包括最小SOP和POS表达以及不同变量数目的逻辑表达式简化。

061_2-to-1 Multiplexer

062_2-to-1 Bus Multiplexer

063_9-to-1 Multiplexer

064_256-to-1 Multiplexer

065_256-to-1 4-Bit Multiplexer

7_Arithmetic Circuits

066_Half Adder

067_Full Adder

068_3-Bit Binary Adder

069_Adder

070_Signed Addition Overflow

071_100-Bit Binary Adder

072_4-Digital BCD Adder

8_Karmaugh Map to Circuit

077_Minimum SOP And POS

078_Karnaugh Map

079_Karnaugh Map

080_K-map Implemented With A Multiplexer

061_2-to-1 Multiplexer

module top_module( 
    input a, b, sel,
    output out ); 
    always @(*)begin
        case(sel)
            0:out = a;
            1:out = b;
        endcase
    end
endmodule

062_2-to-1 Bus Multiplexer

module top_module( 
    input [99:0] a, b,
    input sel,
    output [99:0] out );
    always @(*)begin
        case(sel)
            0:out = a;
            1:out = b;
        endcase
    end
endmodule

063_9-to-1 Multiplexer

module top_module( 
    input [15:0] a, b, c, d, e, f, g, h, i,
    input [3:0] sel,
    output [15:0] out );
    always @(*)begin
        case(sel)
            0:out = a;
            1:out = b;
            2:out = c;
            3:out = d;
            4:out = e;
            5:out = f;
            6:out = g;
            7:out = h;
            8:out = i;
            default:out=16'hffff;
        endcase
    end
endmodule

064_256-to-1 Multiplexer

module top_module( 
    input [255:0] in,
    input [7:0] sel,
    output out );
    assign out = in[sel];
endmodule

065_256-to-1 4-Bit Multiplexer

module top_module( 
    input [1023:0] in,
    input [7:0] sel,
    output [3:0] out );
    assign out = in[sel*4+3 -:4];
endmodule

7_Arithmetic Circuits

066_Half Adder

module top_module( 
    input a, b,
    output cout, sum );
    assign cout = a & b;
    assign sum =

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