Jeepe的博客

原创 【System Verilog Assertion应用指南笔记】

如果表达式为真，那么在接下去的1~3周期内，信号“c”应该至少在一个时钟周期为高。检验的起始点是第一个序列的成功时的起始点，而检验的结束点是使得属性最终成功的另一个序列成功时的点。这个序列需要信号“a”的匹配(即信号“a”的第三次，也就是最后一次重复的匹配)正好发生在“stop”成功之前。换句话说，信号“stop”在序列的最后一个时钟周期匹配，而且在前一个时钟周期，信号“a”有一次匹配。例如，我们有两个信号“req1”和“req2”，它们中至少一个信号应该在时钟周期的上升沿为 1，我们可以使用下列的序列。

原创 Verilog Coding Rule

翻译 浮点数据知识梳理

下图中即为 二进制数据表示方式(Binary interchange format encodings).(指数), is an integer, and。(有效数), is represented in。二进制的表示方法中，有效位的最高位不去存储。

原创 浮点数据round mode

‌（向奇数舍入）是一种特殊的舍入策略，但并非IEEE 754标准定义的正式舍入方式‌。IEEE754-2008标准中提到了5中round mode.6种round mode规则可以参考下图。在浮点数舍入规则中，‌。

原创 判断多个信号是否全部相等

3. 判断s_add和s_or是否相等，相等则推出多个信号全相等。1. 将多个信号全部按位与得到s_and。2. 将多个信号全部按位或得到s_or。

原创 git 教程

Git教程基本用法一、pandas是什么？二、使用步骤1.引入库2.读入数据总结 基本用法 上面的四条命令在工作目录、暂存目录(也叫做索引)和仓库之间复制文件。 git add *files* 把当前文件放入暂存区域。 git commit -m “annotation” 给暂存区域生成快照并提交。 git reset files 用来撤销最后一次git add files，你也可以用git reset 撤销所有暂存区域文件。 git checkout files 把文

原创 异步FIFO（clkw＜=clkr），最小深度计算

异步FIFO（clkw<=clkr），最小深度计算前言一、如何计算？1. clkw/clkr>=32. 2clkw/clkr>=3，且clkw/clkr<33. 3clkw/clkr=3总结 前言 一开始，我简单的认为写时钟频率（clkw）小于等于读时钟频率（clkr）的时候，FIFO深度为1即可，但事实证明我理解有误. 一、如何计算？ push之后，写指针w_code在下一拍更新，但同步到读时钟域，经常的做法是打两拍，这时，空信号拉低，非空即pop数据，那么，读指针则在第三个

原创 FIFO最小深度计算

FIFO最小深度计算简介case1：Fa>Fb，读写都有空闲周期通用计算公式参考文献 简介 我们通常需要异步FIFO用作两个不同时钟域的模块之间的数据缓冲，确保不会丢失数据。通常因为读速率慢于写速率，慢的模块来不及读取的数据要被缓存下来，所以说，FIFO的工作模式应该是，数据突发（Burst）写入的形式。也就是隔一段时间突发的写一组数据。如果连续写入的话，因为读速率慢于写速率，FIFO肯定会写满，FIFO的深度就需要无穷大，才能确保数据不丢失。（这里注意区分读速率≠读时钟频率，写速率≠写时钟频率） 下