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RSS订阅原创 由JK触发器设计的10进制计数器.
本文介绍了四种常见触发器：RS触发器（基本型，存在不确定状态）、D触发器（时钟同步传输数据）、JK触发器（功能灵活，可翻转）和T触发器（JK的特例，实现翻转功能）。重点展示了基于JK触发器设计10进制加法计数器的过程，包括状态转换表、卡诺图化简、逻辑表达式推导和电路设计。通过示波器验证了计数功能，并检查了6个非法状态均能在有限周期内回归正常序列，解决了自启动问题。最终修正了输出Y的逻辑表达式，确保仅在1001状态有效。整个设计过程完整验证了同步时序电路的功能实现。
2025-12-08 20:13:19
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原创 由D触发器设计的14进制计数器.
摘要：本文介绍了四种常见触发器及其特点：RS触发器（基本置位/复位功能）、D触发器（时钟同步数据传输）、JK触发器（多功能逻辑操作）和T触发器（简单翻转功能）。重点展示了基于D触发器的12进制同步加法计数器设计过程，包括状态转换表、卡诺图化简、逻辑表达式推导和电路实现。通过分析非正常状态1111和1110的转换过程，验证了该计数器具有自启动能力。实验部分要求使用示波器验证设计结果，并将计算过程和测试结果记录在实验报告中。
2025-12-03 17:30:10
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1
原创 由D触发器设计的12进制计数器（更新版）.
摘要：本文介绍了四种常见触发器及其特点：1）RS触发器：基本触发器，具有置位、复位功能，但存在不确定状态；2）D触发器：时钟同步操作，适用于数据存储；3）JK触发器：功能灵活，可实现置位、复位、保持和翻转；4）T触发器：JK触发器的简化版，专用于翻转操作。并以学号尾号7为例，详细说明了使用D触发器设计12进制加法计数器的过程，包括状态转换、卡诺图化简逻辑表达式等步骤，最终需在示波器上展示结果。（150字）
2025-12-01 19:19:21
1009
1
原创 串行数据检测器，检测到101，Y输出1，否则为0.
本文设计了一个串行数据检测器，用于检测输入序列"101"。该设计使用3个D触发器（Q2,Q1,Q0）存储状态，通过状态转移实现序列检测。当Q2Q1Q0=101时输出Y=1。设计过程包括：需求分析、状态定义、真值表、状态图、状态方程（D0=X，D1=Q0，D2=Q1）和输出方程（Y=Q2·~Q1·Q0）。实验需在示波器上展示输入序列与输出结果，验证检测器功能。
2025-12-01 13:12:15
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1
原创 串行数据检测器，检测到1001，Y输出1，否则为0.
摘要：设计了一个基于D触发器的串行数据检测器，用于检测输入序列"1001"（对应学号尾数9的BCD码）。系统采用4个D触发器级联结构（D0=X，D1=Q0，D2=Q1，D3=Q2），通过状态转移实现序列检测。当Q3Q2Q1Q0=1001时输出Y=1，其他情况输出0。实验包括真值表、状态图、卡诺图分析，并使用示波器验证设计结果。该设计通过4位状态寄存器跟踪最近输入，实现了精确的序列检测功能。
2025-11-28 11:15:48
895
2
原创 串行数据检测器，检测到110，Y输出1，否则为0.
摘要：设计了一个检测串行输入序列"110"的电路，使用3个D触发器(Q2,Q1,Q0)级联实现。D0=X，D1=Q0，D2=Q1。当状态Q2Q1Q0=110时输出Y=1。通过状态转移分析建立了真值表，输出方程为Y=Q2Q1~Q0。实验采用上升沿触发的D触发器，需在示波器上验证输入序列101100110时输出000000001的正确性。该设计通过三级移位寄存器检测特定序列，最后一位触发器Q2用于确定是否出现完整"110"模式。
2025-11-21 18:20:55
601
原创 由JK触发器设计的12进制计数器
本文摘要介绍了四种常见触发器及其特点：RS触发器（基本置位/复位功能）、D触发器（时钟同步数据传输）、JK触发器（多功能逻辑操作）和T触发器（简化翻转操作）。重点展示了基于JK触发器的12进制加法计数器设计过程，包括真值表推导、卡诺图化简、次态方程求解（如J=1/K=1等），最终得出各触发器输入逻辑表达式（如J=Q0Q1Q2）和输出方程Y=Q0Q1Q3。文中附有设计图和示波器结果图，完整呈现了从理论分析到硬件实现的同步时序电路设计流程。
2025-11-21 10:32:31
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3
原创 串行数据检测器，检测到001，Y输出1，否则为0.
摘要：本文设计了一个串行数据检测器，用于检测输入序列中的"001"模式（学号尾号1对应的BCD码）。采用3个D触发器串联，状态转移方程为D0=X，D1=Q0，D2=Q1。输出Y=1仅在Q2Q1Q0=001时触发。通过状态转移表、卡诺图分析确定了电路逻辑，并强调初始状态需设置为011以避免误判。实验将在示波器上展示输入输出波形，如输入101100111011110时，预期输出为000000001000110。完整设计包含触发器连接图与组合逻辑门电路实现。
2025-11-17 17:08:32
901
1
原创 由JK触发器设计的13进制计数器.
摘要：本文介绍了四种常见触发器（RS、D、JK、T）的功能特点，并以JK触发器设计13进制同步加法计数器为例，详细展示了时序电路设计过程。通过真值表、次态方程和卡诺图推导逻辑表达式，最终给出电路设计图和示波器结果。其中RS触发器具有基本置位/复位功能，D触发器实现时钟同步数据传输，JK触发器功能更灵活，T触发器适用于翻转操作。设计实例展示了如何利用JK触发器的特性实现特定进制计数功能。
2025-11-16 19:37:39
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原创 串行数据检测器，检测到1000，Y输出1，否则为0.
摘要：本文设计了一个基于学号尾数8（BCD码1000）的串行数据检测器，使用4个D触发器构建Moore状态机。系统检测输入序列中是否出现"1000"模式，当检测到该模式时输出Y=1。通过状态转移分析（16种状态）和卡诺图化简，得出输出方程Y=Q0·¬Q1·¬Q2·¬Q3，触发器输入方程D0=X，D1=Q0，D2=Q1，D3=Q2。电路采用四级移位寄存器结构，最终输出经与门组合实现。实验过程包括理论推导、真值表建立、状态图绘制及示波器验证，完整呈现了数字系统设计流程。
2025-11-16 15:27:11
959
2
原创 由D触发器设计的13进制计数器.
本文介绍了四种常见触发器及其特点：RS触发器（基本置位/复位功能）、D触发器（同步数据传输）、JK触发器（多功能操作）和T触发器（简单翻转功能）。在此基础上，针对学号尾号8的要求，详细阐述了使用D触发器设计13进制加法计数器的过程，包括次态方程推导、卡诺图化简方法及各触发器输入逻辑表达式的详细计算步骤，最终给出设计图和示波器输出示例。（150字）
2025-11-15 20:42:03
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5
原创 由JK触发器设计的14进制计数器
摘要：本文介绍了四种常用触发器的功能与特点：RS触发器（基本置位/复位）、D触发器（时钟同步数据传输）、JK触发器（多功能翻转）和T触发器（简化翻转操作）。重点以JK触发器设计14进制计数器为例，通过真值表、卡诺图推导次态方程，得出各触发器输入逻辑表达式（如J=1/K=0等），最终完成电路设计并附示波器验证结果图。（150字）
2025-11-15 19:21:07
903
1
原创 由JK触发器设计的11进制计数器
本文介绍了四种常见触发器：RS触发器（基本功能，有不确定状态）、D触发器（时钟同步，适用于寄存器）、JK触发器（功能多样，可翻转）、T触发器（JK特例，简单翻转）。重点展示了使用JK触发器设计11进制同步加法计数器的完整过程，包括真值表推导、卡诺图化简、逻辑表达式转换以及最终电路设计。实验要求现场完成并在示波器上验证结果，最终附上了设计电路图和示波器输出波形。
2025-11-15 13:57:08
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原创 Keil5创建新工程时找不到STM32芯片
摘要：安装Keil5后需先安装芯片包，双击包文件按步骤完成安装。创建工程时若未出现芯片选择选项，需检查安装步骤是否完整。具体操作为：点击Project→New uVision Project→选择文件夹并命名文件，若操作无误应能正常选择芯片。
2025-11-12 21:04:33
309
原创 Linux C编程：进程通信编程
本次实验主要学习Linux下的进程管理技术，包括多进程编程、守护进程创建和进程间通信机制。实验分为三部分：1)使用fork()、exec()创建多进程程序；2)编写守护进程并实现管道通信；3)通过共享内存实现文件读写操作。实验过程中掌握了进程创建、管道读写等技术要点，并分析了任务、进程和线程的区别。重点探讨了Linux内核fork()函数的写时复制机制，以及管道、消息队列、共享内存等六种进程通信方式的优缺点比较，其中共享内存速度最快但需同步，管道简单但仅限亲缘进程使用。实验为理解Linux进程管理机制提供了
2025-10-28 15:39:06
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原创 Linux C编程：实验二文件IO编程
本文介绍了Linux文件I/O操作实验，主要内容包括：1.通过编写文件读写和上锁程序，掌握open()、read()、write()等函数使用；2.选做多路复用串口操作，使用select()实现虚拟串口与键盘输入监听；3.实验过程中解决了文件读写乱码、锁失效等问题；4.总结了虚拟文件系统的作用（提供统一接口）及底层/标准文件操作区别（系统调用vs库函数、有无缓冲等）。实验验证了文件锁互斥机制，加深了对I/O核心知识点的理解。（149字）
2025-10-26 10:13:22
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原创 Linux C编程实验一
【实验摘要】本实验聚焦Linux开发工具链的实践应用，包含三部分：1）通过20项vi指令练习掌握文本编辑模式切换及高效操作；2）使用gcc -g编译并利用gdb调试含内存错误的C程序，通过断点设置与单步跟踪定位段错误；3）编写多版本Makefile实现hello程序编译，对比基础版与变量替换版差异，理解增量编译优势。实验验证了交叉编译的必要性（解决目标平台兼容问题），GDB的源码级调试价值（快速定位逻辑错误）及Makefile的工程化优势（自动化构建与增量更新）。
2025-10-22 10:06:15
683
原创 串行数据检测器，检测到011，Y输出1，否则为0.
摘要：本文设计了一个串行数据检测器，用于检测输入数据流中的"011"序列。系统采用3个D触发器(Q0,Q1,Q2)串联实现，通过状态转换表、卡诺图化简得到逻辑方程：Y=Q2'Q1Q0（输出），D2=Q1，D1=Q0，D0=X。电路将输入X直接连接D0，Q0连接D1，Q1连接D2，当Q2Q1Q0=011时输出Y=1。典型检测过程展示了系统如何通过状态转移识别目标序列。该设计实现了对串行数据中特定模式的可靠检测。
2025-07-11 23:27:16
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原创 由D触发器实现的11进制计数器.
摘要：本实验设计了一个基于D触发器的11进制同步加法计数器。使用4个D触发器实现0000→1010（0→10）的计数循环，无效状态1011-1111自动归零。通过真值表和卡诺图化简得到各触发器激励方程，选用74HC175芯片搭建电路，输出Y=Q₃Q₁检测1010状态。实验要求在示波器展示结果并记录完整设计过程。
2025-07-10 13:06:56
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原创 由D触发器设计的10进制计数器
本文设计了一个基于D触发器的10进制同步加法计数器（学号尾号5）。设计要点包括：1) 使用4个D触发器实现BCD编码的0000→1001计数；2)通过卡诺图化简得到激励方程，输出Y=Q₃Q₀作为进位标志；3)所有触发器共用时钟信号确保同步工作；4)带异步清零端实现初始化。实验要求现场用示波器验证计数波形，并在报告中记录设计过程和测试结果。该设计采用上升沿触发的D触发器，输出可直接显示4位二进制计数状态。
2025-07-09 18:17:36
1033
原创 串行数据检测器，检测到010，Y输出1，否则为0.
摘要：本文详细介绍了使用三个D触发器设计串行数据检测器的方法，用于检测"010"序列。设计过程包括：1) 构建真值表，定义8种状态及其转换关系；2) 建立状态表和图；3) 通过卡诺图简化逻辑；4) 推导驱动方程、状态方程和输出方程(Y=¬Q2∧Q1∧¬Q0)。当检测到010序列时输出Y=1，系统采用组合逻辑实现，D触发器存储状态信息。该设计方法系统性地展示了数字电路从状态定义到逻辑实现的全过程。
2025-07-06 12:41:57
901
原创 串行数据检测器，检测100，Y输出为1，否则为0.
摘要：设计了一个基于3个D触发器的串行数据检测器，用于检测输入序列"100"。当连续3位输入为100时输出Y=1，否则为0。通过状态转移表、卡诺图推导出逻辑表达式：Y=Q2·~Q1·~Q0，D0=X，D1=Q0，D2=Q1。实验使用示波器验证了输入序列100100010011001的正确输出000100000010000。该设计详细展示了从需求分析到电路实现的全过程。
2025-06-11 19:23:42
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原创 串行数据检测器，检测到三个及以上的0，Y输出1，否则为0.
摘要：本文设计了一个串行数据检测器，采用状态机方法检测输入序列中3个及以上连续0。通过定义4个状态（S0-S3），构建了状态图、状态表和真值表，并使用卡诺图简化获得逻辑表达式（Q2'=Q1·X'，Q1'=Q0·X'，Q0'=Q2·X'，Y=Q2）。实验采用3个D触发器实现状态存储，组合逻辑电路实现状态转移，测试序列验证了电路正确性。实验报告包含完整设计过程和示波器波形分析，验证了检测器能准确识别连续3个0并输出信号。
2025-06-11 15:26:50
1140
原创 实验名称：1.VHDL设计-二选一数据选择器
总结和分析：通过本次实验，我掌握了使用VHDL语言设计二选一数据选择器的方法，深入理解了其工作原理和在数字电路中的应用。实验过程中，我熟悉了Quartus II软件的VHDL设计流程和仿真验证过程，通过编写代码、编译设计、仿真测试等步骤，成功实现了数据选择器的功能。在遇到问题时，我学会了如何分析原因并进行调试，提高了解决实际问题的能力。这次实验不仅加深了我对VHDL编程的理解，也为后续更复杂的数字电路设计打下了坚实的基础。熟悉Quartus II软件的VHDL设计流程和仿真验证过程。创建一个新的波形文件。
2025-06-11 15:04:53
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原创 EDA 2.组合逻辑电路设计-4位加法器
本次实验通过设计4位加法器电路，深入理解其工作原理。实验中首先使用QuartusII创建项目，用图形化界面设计4位加法器原理图，包含4位输入、进位输入、4位和输出及进位输出。通过编译检查后，建立仿真文件验证功能，设置不同输入组合观察输出波形。最终成功实现4位二进制数相加功能，掌握了数字电路设计流程，提升了使用QuartusII进行电路设计与仿真的能力。实验过程完整记录了项目创建、电路设计、编译调试及仿真验证等关键步骤。
2025-06-01 23:16:04
439
原创 EDA实验1.组合逻辑电路设计-十进制计数器
摘要：本实验通过QuartusII软件设计并验证了一个4位十进制计数器。实验过程包括：1)创建项目并选择目标芯片；2)使用图形界面设计包含D触发器、与非门等元件的计数电路；3)添加时钟、复位信号和输出端口；4)编译后进行功能仿真，验证0-9循环计数功能；5)根据仿真结果优化电路设计。实验结果表明，该计数器能准确实现十进制计数功能，验证了时序逻辑电路的设计方法。实验记录包含关键操作界面截图和仿真波形，确保过程可追溯。
2025-06-01 22:51:14
730
原创 串行数据检测器设计，以学号尾号为7为例。
本实验设计了一个串行数据检测器，用于检测输入序列中"111"的出现。通过定义4个状态（S0-S3）并建立状态图、状态表和真值表，使用3个D触发器（Q2,Q1,Q0）表示状态。通过卡诺图化简得到状态转移逻辑表达式：Q2'=Q1·X，Q1'=Q2'·X+Q1·X，Q0'=Q1'·X+Q0·X，以及输出表达式Y=Q2·Q1·Q0。实验要求现场用示波器展示检测结果，如在输入"101100111011110"时，输出应为"000000001000110"。实
2025-05-31 17:09:23
936
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原创 由D触发器设计的12进制计数器
摘要：本文介绍了四种基本触发器：1）RS触发器（基本型，存在不确定状态）；2）D触发器（时钟同步，适合数据存储）；3）JK触发器（功能全面，可实现翻转）；4）T触发器（JK的简化版，专用于翻转）。实验部分以学号尾号7为例，使用D触发器设计12进制计数器，通过卡诺图简化得到各触发器的逻辑表达式（D0=Q1, D1=Q2, D2=Q3, D3=Q2·Q1·Q0+Q3·Q2·Q1），最终完成电路设计并展示示波器结果。（150字）
2025-05-25 23:24:12
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原创 C语言1~100猜数小游戏
这是一个简单的C语言猜数字游戏程序。程序会随机生成1-100的整数让用户猜测，通过循环接收用户输入并给出"大了"或"小了"的提示，直到猜中为止。最后显示用户总共使用的猜测次数。程序使用了标准输入输出库、随机数生成函数和时间函数，通过srand(time(0))确保每次运行生成的随机数不同。核心逻辑采用do-while循环实现持续猜测，并用计数器记录尝试次数。该程序结构清晰，提供了良好的用户交互体验。
2025-05-25 22:49:26
385
原创 组合逻辑电路设计-1位全加器的设计
本实验旨在通过设计全加器，深入理解其工作原理及在数字电路中的应用，同时熟悉Quartus工具的使用流程。实验首先分析了全加器的输入输出需求，并推导了逻辑表达式。随后，使用Quartus进行原理图设计，包括使用XOR、AND和OR门实现Sum和Cout的输出。设计完成后，进行编译和功能仿真，通过ModelSim工具验证电路的正确性。实验过程中，要求对关键步骤进行截屏记录，确保实验过程的可追溯性。最终，通过对比仿真结果与真值表，验证了全加器电路的正确性，提升了逻辑设计和实践能力。
2025-05-20 16:21:06
1215
原创 Logisim入门及计数电路实验
本次实验旨在通过Logisim平台熟悉数字电路设计的基本操作与原理，重点实现LED计数电路的设计与测试。实验内容包括：熟悉Logisim的基本功能和组件库，掌握逻辑门的原理与使用方法，绘制LED计数电路并封装为可复用模块，以及通过测试电路验证逻辑功能。实验过程中，学生需按图绘制电路，熟悉I/O引脚和逻辑门的属性，掌握电路测试方法，并通过设置不同输入信号组合观察输出状态，验证二进制计数逻辑的正确性。测试结果表明，电路能够正确执行逻辑运算，输出信号与输入信号之间存在明确的对应关系，验证了逻辑门的正确连接和功能实
2025-05-18 09:42:13
1386
原创 半加器及全加器构成及测试
本实验旨在通过设计和仿真半加器与全加器，掌握加法器的工作原理，并培养简单电路设计能力，为复杂硬件电路设计奠定基础。实验要求熟悉相关研究方法，完成半加器和全加器的设计与仿真，分析实验结果并形成结论，以解决计算机软硬件问题。半加器用于两个一位二进制数的相加，不考虑低位进位，结构简单；全加器则考虑低位进位，结构复杂，适用于多位二进制数相加。实验通过Logisim仿真验证了半加器和全加器的功能，并设计了一个四位二进制串行加法器，验证了其正确性。实验成果有助于提升计算机工程基础知识和实践能力。
2025-05-16 23:25:59
1067
原创 四选一数据选择器设计一个全加器
本实验旨在通过设计一个全加器，掌握数据选择器与译码器的工作原理，并培养设计中型电路的能力。实验要求熟悉数据选择器和译码器的功能，利用四选一数据选择器（4:1 MUX）实现全加器的逻辑功能。全加器有三个输入（A、B、Cin）和两个输出（Sum、Cout），通过将A和B作为选择信号，Cin作为数据输入，分别实现Sum和Cout的逻辑表达式。实验步骤包括将输入信号分配给选择器、确定数据输入、实现Sum和Cout的逻辑功能，并通过具体电路连接完成设计。实验结果表明，利用四选一数据选择器可以有效地简化复杂逻辑表达式的
2025-05-16 20:06:44
1466
原创 用数据选择器实现全加器.
本实验旨在通过掌握数据选择器与译码器的工作原理，培养设计中型电路的能力，为复杂硬件电路设计奠定基础。实验要求熟悉相关研究方法，掌握数据选择器和译码器的功能，并利用已有知识设计这些器件，分析实验结果并形成结论。实验内容涉及利用八选一选择器设计全加器，具体步骤包括确定输入输出、生成Sum和Cout的逻辑值，并通过选择信号控制输出。实验通过具体计算过程和设计图展示了全加器的实现，验证了设计的正确性，从而提升计算机问题的分析与建模能力，以及应用系统开发的能力。
2025-05-16 18:36:16
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原创 采用 logisim 中的 Plexers 下的 Decoder 来设计全加器
本实验旨在通过掌握数据选择器与译码器的工作原理，培养设计中型电路的能力，为复杂硬件电路设计奠定基础。实验要求熟悉相关研究方法，掌握数据选择器和译码器的功能，并利用已有知识进行设计，分析实验结果并形成结论。实验内容涉及使用Logisim中的Plexers下的Decoder设计全加器，并与自设计的三八译码器进行比较。主要区别在于Logisim中的Decoder为高电平有效且三位宽输入，而自设计的三八译码器为低电平有效且三位输入分开。通过实验，学生将能够解决特定计算机问题的分析与建模，培养应用系统开发的能力。
2025-05-15 20:24:18
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原创 用38译码器实现全加器.
本次实验旨在通过掌握数据选择器与译码器的工作原理，培养设计中型电路的能力，为复杂硬件电路设计奠定基础。实验要求熟悉相关研究方法，掌握数据选择器和译码器的功能，并利用已有知识进行设计，分析实验结果，形成结论。实验内容包括使用74LS138译码器实现全加器，理解其3个地址输入端与8个输出端之间的逻辑关系。通过实验，学生将能够解决特定计算机问题的分析与建模，培养应用系统开发的能力，为专业核心能力的提升提供支持。
2025-05-15 19:47:58
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