Verilog学习日志（2021.8.2）

2021.8.2

1.继续HDLbits，把（94）这个硬骨头啃下来。

（94）设计一个上边沿检测电路.

 

设计思路如下：

先定义一个临时值temp。

①这时in[1]还是低电平的状态，这种低电平的状态被赋给temp。

②这时in[1]已经变成高电平了，而temp还是低电平。所以在这个时候in[1]和(~temp)的与门就是高电平了。然后在pedge被赋值之后temp又被赋值1。

③这个时候in[1]和temp都是高电平，所以pedge又被赋值0。至此，边缘检测的任务就完成了。

//问题：always过程块里面的语句是顺序执行的吗？如果是的话为啥在同一个时间段里temp已经被赋过值了还能充当上一个clk的值？

（95）设计一个上升下降沿都能检测的电路。设计思想和（94）一样，不过是把anyedge的赋值公式替换成异或了。

（96）设计一个捕获上升沿的电路。意思是出现上升沿之后，out过一个clk之后就会一直保持高电平，直到reset高电平的时候才会降下来。

//还是没有办法完全理解参考答案里面的解法，感觉对于边沿识别电路的理解还是不够…