杭电计算机组成实验2（二）超前进位加法器设计实验

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实验内容

1. 掌握运用Verilog HDL进行数据流描述与建模的技巧和方法，掌握模块调用与实例引用的方法
2. 掌握超前进位加法器的原理与设计方法

解决方法

1. 分析4位的二进制全加器的输入输出，内部为超前进位逻辑
2. 首先，要知道超前进位逻辑与行波进位加法器的区别
3. 行波进位加法器需要像链子一样，等第一位算完，再算第二位，而超前进位加法器是四位同时，第二位包括了第一位的计算部分，从而达到消除依赖的关系
4. 代码展示：
顶层模块

module second_experiment_first(A,B,F,C4,C0);
input [3:0]A,B;
input C0;
output [3:0]F;
output C4;
	assign G0 = A[0] & B[0];
	assign P0 = A[0] | B[0];
	assign G1 = A[1] & B[