杭电计算机组成实验1（一）全加器设计实验

已开源在GitHub上，欢迎各位大佬给Star

仓库地址
网站

实验内容

1. 学习ISE工具软件的使用及仿真方法
2. 学习FPGA程序的下载方式
3. 熟悉Nexys3实验板
4. 掌握运用Verilog HDL 进行结构描述与建模的技术和方法
5. 掌握二进制全加器的原理与设计

解决方法

1. 分析二进制全加器的输入输出，然后得出两个输出端口的门电路。
2. 使用ISE内部门级电路进行组合，最后实现实验所需的效果
3. 代码展示：
顶层模块：

module First_Experiment_Add(A,B,Ci,F,C);
input A,B,Ci;
output F,C;
xor	XU1