（五）STA——建立时间与保持时间检查

原创 已于 2023-08-25 09:02:04 修改 · 415 阅读 · 2 ·
CC 4.0 BY-SA版权
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
文章标签：

#fpga开发

于 2023-08-24 22:49:42 首次发布
本文详细介绍了时序路径中的Tlaunch和Tcapture延迟，涉及寄存器、时钟树、Verilog设计以及如何通过调整缓冲、时钟频率、触发器类型和逻辑优化来解决建立时间和保持时间违例问题。

1. 课程来源

课程来源

2. 建立时间检查

①  时序路径为：clock pin -＞ 寄存器D端（reg to reg）

CLKM 到 UFF0/CK 经过了Tlaunch延迟； CLKM 到 UFF1/CK经过了Tcapture延迟

要求data required time - data arrival time ≥ 0  （max delay）

②  时序路径为：input port -＞ 寄存器D端

  &nb

最低0.47元/天 解锁文章
时序分析及约束实操（VIVADO IDE）——保持时间检查
记录所学，分享知识，结识挚友
04-12 1512
前言 上篇： 时序分析及约束实操（VIVADO IDE）——建立时间检查https://blog.youkuaiyun.com/qq_43045275/article/details/124076201?spm=1001.2014.3001.5502工程还是上篇的工程，此处主要是学习保持时间的时序检查。 务必先看上篇。 1、知识回顾 保持时间：时钟上升沿到达以后，数据必须稳定存在的最小时间。 保持时间裕量：数据实际结束时间和数据需求结束时间的差值。 数据实际结束时间： 需要的数据结束...
时序分析及约束实操（VIVADO IDE）——建立时间检查
记录所学，分享知识，结识挚友
04-12 3313
时序分析和约束实际操作。以Vivado IDE 为平台。
邸老师STA笔记（二）
one11070910的博客
12-24 1955
B站邸老师静态时序分析的课程笔记，STA工作环境相关内容，包括时钟clocks、相关内容，generated_clocks、path_delay、 路径组、路径属性、驱动drive和负载load、虚拟时钟Virtual Clocks、多周期、半周期、伪路径等。
芯动力——硬件加速设计方法学习笔记（第五章）静态时序分析
qq_42135020的博客
11-18 1817
静态时序分析定义、流程、多种情况下的分析 建立时间和保持时间的检查
（二）关于建立时间和保持时间等几个相关概念
那么菜的博客
06-06 1137
对于某个DFF来说，建立时间和保持时间可以认为是此器件固有的属性。有关DFF的内部结构及setup和hold时间对应的逻辑门会在其他文章中进行细致描述。在理想情况下，只要在时钟沿来临时，有效数据也来临（时钟沿之前或同时），则能够正确采集到数据；而在时钟沿之后（或同时），即使数据发生变化，也不会影响DFF的输出了。然而在实际中，上升沿打开开关需要时间，逻辑门的状态改变（电容充放电等）都需要时间，因此数据的采集是需要一定时间的，在这个时间内数据不能发生变化。
FPGA的设计艺术（4）STA实战之不同时序路径的建立保持时间计算
tony_jessie的专栏
02-26 917
STA定义 STA定义为：时序验证，可确保各种电路时序是否满足各种时序要求。 ASIC / FPGA设计流程中最重要和最具挑战性的方面之一是时序收敛。时序收敛可以看作是数字电路的时序验证。为时序而闭合的数字电路将以指定的频率工作（由设计人员在时序约束中定义），因此可以实现预期的PPA（性能，功率和面积）。静态时序分析是一种方法，通过该方法，可以通过对数字电路中的所有路径进行时序分析来确定是否实现时序收敛。顾名思义，这种对数字电路的验证是静态完成的（不需要对数字逻辑进行仿真）。静态时序分析利用了数字电路所
静态时序分析Static Timing Analysis2——建立时间和保持时间的时序检查
qq_42135020的博客
04-12 2520
建立时间和保持时间不同时序路径的检查
精选资源
SAT分析中Setup 和Hold建立时间和保持时间的详解析
07-07
本文将详细解析在STA分析中，特别是在同步电路设计中至关重要的建立时间（Setup Time）和保持时间（Hold Time）。 首先，了解基本概念。同步电路设计中，时钟信号用于同步各个寄存器的操作，确保数据在正确的时间被...
ALTERA FPGA: 数据需求时间与STA——Setup/Hold解析
数据必须在保持时间（hold time）内到达以防止数据丢失，而建立时间（setup time）则确保数据在时钟上升沿之前稳定。 2. **关键路径**：在同步逻辑电路中，关键路径指的是信号传输速度最慢的路径，对整体设计性能至...
静态时序分析：建立时间检查
前进，才知道自己的渺小
02-11 2562
在静态时序分析中，建立时间检查约束了触发器时钟引脚（时钟路径）和输入数据引脚（数据路径）之间的时序关系，以满足触发器的建立时间要求。简单来说就是，建立时间要求数据在时钟的有效沿到达之前提前到达且稳定一段时间，这是为了数据被有效（锁存）捕获。
STA（静态时序分析）
xiefeia的博客
07-25 1010
文章目录基础概念 基础概念 建立时间（setup time）：触发器( DFF )时钟上升沿之前数据需要保持稳定的最小时间间隙就是建立时间。 **保持时间（hold time)**∶触发器（ DFF )时钟上升沿之后数据需要保持稳定的最小时间间隙就是保持时间。 **恢复时间（recovery time）**∶触发器（ DFF )时钟上升沿之前clearbar需要保持稳定的最小时间间隙就是恢复时间。 撤除时间（removal time）︰触发器（DFF )时钟上升沿之后clearbar需要保持稳定的最小时间间
静态时序分析（STA）—— 基本概念
记录所学，分享知识，结识挚友
03-29 9206
目录 1、时序弧 1.1、单元延时 1、电平转换延时 2、逻辑门延时 2、建立、保持时间 2.1、建立时间 2.2、保持时间 3、时序路径 4、时钟域（CD） 5、操作条件 参考说明 前面几篇讲述了 Tcl 语言相关的学习内容，为STA的学习做了基础性的准备。从本篇开始，就学习与STA相关的知识。 一起加油！ 1、时序弧 时序弧用来描述，两个节点延时信息的参数。通常分为，连线延时和单元延时。 连线延时：单元输出端口到扇出网络负载的延时信息。 单元延时：单元...
FPGA保持时间检测机理及影响因素分析
weixin_39789553的博客
07-21 802
FPGA保持时间检测机理及影响因素分析 本文分别将FPGA保持时间检测机理，以及影响因素分析总结如下。 一、时序引擎是如何进行保持时间检查的 第一步：确定保持时间要求 保持时间=保持时间的捕获沿-保持时间的发起沿。 保持时间要求是以建立时间要求为基础的，保持时间要求有两种情况，如下图所示。 1、当前建立时间的发起沿产生的数据不能被当前建立时间的捕获沿的前一个有效沿捕获； 2、当前建立时间的发起沿的下一个有效沿产生的数据不能被当前建立时间的捕获沿捕获。 如何理解这两种情况要求，个人理解，就是采集旧数据时，不能
Hold time 个人理解
zhenhuagege的博客
09-05 4648
Hold Time理解 Hold Time相比Setup Time而言稍微难理解一点，下面给出了我的理解。 下面图中包括两个DFF，一个launch flip-flop(launch the data,UFF0)，一个capture flip-flop(capture the data，UFF1)，图中两个flip-flop的clock一致，当然，相对于CLKM(source clk）包含一定的d...
静态时序分析(STA)_时序检查
curry的博客
02-17 878
建立时间检查满足：其中，Tlaunch 、Tcapture、Tcycle、Tsetup、Tck2q 是固定的，只有 Tdp 可以通过优化设计进行改动的。
STA（01）
hjgjkyu的博客
07-28 599
参考教材：《集成电路静态时序分析与建模》 静态时序分析（STA，static timing analysis） STA的优缺点： 优点 缺点 1. 执行速度快 1. 不能验证设计的功能 2. 不需要测试向量 2. 只能验证同步时序电路的时序特性 3. 覆盖率高，可以近乎达到100% 3. 不能自动识别设计中的特殊路径 4. 能够完成动态仿真所不能实现的复杂分析 主...
静态时序分析（STA）基础
Jackiezhang1993的博客
01-11 8034
参考时序分析之静态分析基础。 建立和保持时间 建立时间（）：时钟有效沿到来之前数据必须保持稳定的最小时间； 保持时间（）：时钟有效沿到来之后数据必须保持稳定的最小时间。 数据输出延时和缓冲延时 数据输出延时（）：时钟触发开始到有效数据输出的器件内部所有延时的总和。简单地说，在时钟有效后，D的数据并不 能立即传到...........................
【STA】多场景时序检查学习记录
wjh776a68的博客
03-02 1298
【STA】多场景时序检查学习记录
静态时序分析：门控时钟建立时间检查
最新发布
前进，才知道自己的渺小
07-18 1455
在静态时序分析中，门控时钟建立时间检查约束了门控单元的门控引脚和时钟引脚之间的时序关系，以满足门控单元的建立时间要求。简单来说就是，如果使用与门作为门控单元，门控时钟建立时间要求门控信号在时钟信号的上升沿到达之前提前到达且稳定一段时间，这是为了不在时钟路径上产生毛刺；如果使用或门作为门控单元，门控时钟建立时间要求门控信号在时钟信号的下降沿到达之前提前到达且稳定一段时间，这是为了不在时钟路径上产生毛刺。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值