同步FIFO与异步FIFO设计

1. 同步FIFO

1.1 设计要求

设计一个深度为512，位宽是10bit的同步FIFO

输入端口：CLK，RSTN, RD_EN, WRT_EN, DATA_WRT[9:0]

输出端口：FULL, EMPTY, DATA_ED[9:0]

fifo其实就是基于ram做的一些扩展，区别一：顺序读写，区别二：防止ram写满溢出以及读空。

1.2 补充

1.3 设计代码

顶层fifo：

调用的ram模块

2. 异步FIFO

2.1 跨时钟域问题

design在两个时钟域下工作，会有两个问题：

1. 静态时序分析工具不能起作用；2.电路会存在亚稳态。

对于单bit异步信号：当异步信号来临时（异步信号发生变化），如果触发器B采样的DATA不满足建立时间，就会出现亚稳态，导致触发器B在Q端输出的值可能是1