笔记：数字电路

第一章 数制和码制

第二章 逻辑代数基础

第三章 门电路

第四章 组合逻辑电路

4.1 概述

一、组合逻辑电路的特点

二、逻辑功能的描述

4.2 组合逻辑电路

4.2.1 组合逻辑电路的分析方法

• 分析方法：（输入与输出）逻辑函数式——（公式化简法/卡诺图化简法）函数式化简或变换——真值表

4.2.2 组合逻辑电路的设计方法

• （抽象）真值表——函数式——选择器件类型——（根据器件）化简（门电路）和变换（中规模集成电路）和描述——电路图——工艺设计

• 不同化简形式，采用不同的门电路；如下图为采用与或非门

4.3 若干常用组合逻辑电路

4.3.1 编码器

一、普通编码器

二、优先编码器

- 注意

• 输入和输出都是低电平有效，因为低电平更稳定
• 三个附加控制端 ：
  输入附加控制端S=0时——电路工作；
  输出附加控制端 当Y S’=0时，S=1，所有输入端=0——电路工作且无编码输入
  当Y EX’=0时，S=1，至少有一个输入端=1——电路工作且有编码输入
  
  
  

三、优先编码器的扩展

四、二-十进制的优先编码器

• 注意：输出和输入，都需取反

4.3.2 译码器

• 附加控制端：选通作用，S=S3 ·S2 ·S1=1时，正常工作

一、译码器扩展

• D3：控制两个译码器工作；D3=0，（1）译码器工作，低八位输出，D3=1；（2）译码器工作，高八位输出

二、二-十进制译码器

• 二-十进制译码器：输入——十进制的NCD码；输出——0-9

三、显示译码器

• 输入：对应二进制数；输出 ：数码管对应发光的半导体

• 显示译码器附加控制端
  
• 此时，输出为高电平，所有二极管发光，说明电路可正常工作

• 此时，0000不代表显示0，而是无二极管发光；例如：用三位显示译码器表示一个两位数，最高位不显示
• 若RBI’=1，0000使二极管发光显示0

• BI’无论输入状态，直接熄灭；RBO’只有0000时 ，才能熄灭
  
  
  

四、用译码器设计组合逻辑电路

4.3.3 数据选择器

一、工作原理

• 2位地址输入，在4个输入端进行四选一

• 3位地址输入，在8个输入端进行八选一

二、用数据选择器设计组合电路

• 化为最小项（地址端对应所有可能），选择一个作为输入端，其余为地址端

4.3.4 加法器

一、1位加法器

二、多位加法器

三、用加法器设计组合电路

4.3.5 数值比较器

一、1位数值比较器

二、多位数值比较器

4.4 组合逻辑电路中的竞争-冒险现象

4.4.1 竞争-冒险现象及成因

4.4.2 检查竞争-冒险现象的方法

4.4.3消除竞争-冒险现象的方法

• BC为冗余项，不影响最终结果，消除了竞争-冒险现象

第五章 触发器

5.1 概述

• 触发器的分类
  1. 按触发方式：电平、脉冲、边沿——动作特点
  2. 按逻辑功能：RS、JK、D、T——功能描述

5.2 SR锁存器

一、电路结构与工作原理

• 读写是通过RD=0、SD=1，使Q为1；通过RD=1、SD=0，使Q为0；RD/SD回到0时，变成了两个首尾相连的反向器，存储了刚刚写入的0和1信号
• 封装：在组合电路中，不能把输出再次回到输入参与运算；此结构只能出现在触发器的内部
• Q*为电路的新状态、次态
• SD/RD均=0，过去状态=新状态
• SD=1,RD=0，无论过去状态，新状态均=1
• SD=0,RD=1，无论过去状态，新状态均=0
• SD/RD均=0，出现竞争，结果不定；但根据电路推出新状态均=0

二、动作特点

• 除了用或非门表示也可以用与非门表示，注意取反符号
• SD’=0时，置1；RD’=0时，置0；RD’=SD’=1时，保持状态；SD’=RD’=0时，Q和Q’同为1
• 画波形图时，建议假定触发器的初态Q为0

5.3 触发器

5.3.1 电平触发的触发器

一、电路结构与工作原理

• S：写译信号；R：清零信号；CLK：控制门，CLK=0时，无论SR怎么变化均保持过去状态；CLK=1时，变为基本SR锁存器
• 封装后，C1表示此电路中CLK是一个控制信号，序号为1；1S和1R表示S和R都受C1控制；表示电平触发，若在CLK的前端加上圈，表示低电平触发
• 无论CLK是什么，SD’和RD’都可以作用于Q和Q’，成为一个不与CLK同步的信号，称之为异步清0和异步置1
• 当需要对Q和Q’置初值时，可以通过SD’和RD’直接写入Q和Q’；当正常在触发信号的控制之下工作时，SD’和RD’应给高电平，放弃异步清0和异步置1，而把数据和触发交还给前端的控制端

二、动作特点

• 在CLK=1期间，S和R如果同为1，还是会出现Q和Q’同为1的情况；当它们同时撤离或CLK从1变0时，依然会出现Q和Q’不确定的状况

• D触发器的状态表为深蓝色部分；避免了SR均为1的情况，解除了约束条件；但此电路不具备SR同为0时，所具有的保持功能
• 所以CLK=0时，触发信号没有到来，才能进行保持；CLK=1时，就把D的信号写入Q和Q’

5.3.2 边沿触发的触发器

一、电路结构和工作原理

二、动作特点

5.3.3 脉冲触发的触发器

一、电路结构与工作原理

• Q和Q’一定是在从1变0的下降沿时，出现一次变化
• CLK下降沿时，根据主触发器打开期间根据SR的翻转状态

• 直角符号代表此电路为主从结构的脉冲触发；由封装图知，主触发器一定是高电平触发，从触发器是低电平触发
• 状态表第一行表示，无论是何种电平值，只要CLK不是下降沿，Q都保持原有状态
• 在CLK下降沿时，SR为0/1或SR为1/0，只要去看此刻的SR的状态，能直接得到Q新状态的值
• SR同为0时，主触发器保持的不是上一个周期的值，而是看出现0/0的前一个时刻的状态（即看此CLK周期中，SR同变为0之前的值）
• SR同为1时，有可能出现不确定状态，约束条件无法解除

• 加入两个反馈线，为了解除其约束条件；使JK同为1时，触发器的输出是确定的

• J=K=1时，经过交叉反馈后（交叉做与运算），增加了一个对过去状态取反的功能
• 触发特性无变化，为脉冲触发，在CLK下降沿触发
  

二、脉冲触发方式的动作特点

• 电平触发：会不停的反转改变
  脉冲触发：只会改变一次，在CLK的下降沿
• 主从SR，主触发器会随输入信号一直翻转
  主从JK，主触发器只可能翻转一次

• 状态图只需关注：CLK=1期间和下降沿
• 周期1：CLK=1期间——JK=1/0，主触发器置1；下降沿——J/K=1/0，从触发器写1
  周期2：CLK=1期间——J/K=0/0，主触发器保持，J/K=0/1，主触发器一次翻转为0；下降沿——J/K=0/0，从触发器保持主触发器新写入的0
  周期3：CLK=1期间——J/K=1/1，主触发器一次翻转取反为1（注意：JK触发器主触发器只翻转一次）；下降沿——J/K=0/1，但只能呈现出一次翻转的结果
  周期4：CLK=1期间和下降沿——J/K=0/0，保持刚才的状态

5.3.4 触发器的逻辑功能

一、SR触发器

二、JK触发器

三、T触发器

• T=0时，保持；T=1时，翻转
  无论是维持还是跳变，都要在时钟信号作用下，即触发信号的作用下
• 封装电路图中，触发信号的三角表示为边沿触发的触发器，三角前的圈表示为下降沿触发的触发器，C1和1T表示它们之间的控制和耦合的关系

D触发器

5.3.5 触发器的动态特征

第六章 时序逻辑电路

6.1 概述

一、时序逻辑电路的特点

• D触发器的作用：每一次都记录下全加器运算结果中的进位，再将进位和下一位加数和被加数一起又得到新的一位的结果
• 带触发器的全加器电路特性：1.此全加器每一段tpd的运算都是有效的2.这是一个不限位数的全加器；由于加入了一个触发器，能够存储上一次的运算，那么这个全加器所能进行的运算取决于自己输入的节拍的个数

二、时序电路的一般结构形式与功能描述方法

• 电路的输出不仅取决于输入还取决于电路的状态

• 输入方程和驱动方程：仍然是组合电路中的方程，仅仅是完成运算；关于时间的特性完全是由状态方程而来
• 状态方程：就是把驱动方程带入到存储电路中触发器的特性方程中所得到的方程

三、时序电路的分类

• Mealy（取决于输出和状态）和Moore（仅仅取决于状态）通常是对同步时序电路的分类
• 注意：此处输出取决于Q或取决于输入，而不是由电路有没有输入来分类

6.2 时序电路的分析方法

6.2.1 同步时序电路的分析方法

• TTL电路等同于悬空端高电平输入
  在写驱动方程时，注意取Q时不要再往前迭代
• 从输出方程判断此电路为Moore型，因为输出仅仅取决于电路的状态，与输入无关
• 此电路除了触发信号外，并没有数据输入；时序电路和组合电路的最大不同是它可以没有输入变量

6.2.2 时序电路的状态转换表、状态转换图、状态机流程图、时序表

• 真值表：输入变量和输出变量之间的关系
  状态转换表：Q和Q*同时出现在输入和输出
• 状态转换表会在000和110之间循环；但111状态不在循环中，但在111做初态时可以得到000
  注意：Y是关于Q的方程，而不是关于Q*的，它是一个组合电路

• 状态的个数取决于电路中触发器的个数，3个触发器有8个状态
• 圈内需要标识状态转换图的排序：/Y—Q3Q2Q1；
  箭头需要状态之间转换的标识：/的下方写输出，/的上方写输入
  此电路无输入所以上方空缺

• 此电路可以作为计数器，七进制的计数器如周历

• 由状态方程和输出方程得状态转换表

• 有两个触发器，所以状态转换图应该有四个状态
• 圈内为Q的状态，箭头上为输入/输出，状态表中为Q*和Y

6.2 时序逻辑电路的分析（扩展）

6.3 若干常用的时序逻辑电路

6.3.1 移位寄存器

6.3.2 计数器

6.4 时序逻辑电路的设计方法

• 电路分析：求出驱动方程、状态方程、输出方程——状态表、状态转换图
  设计与分析相反

• 输入是0/1，输出也是0/1，因此输入输出变量个数均为1
• 电路初态为S0时：输入0，锁不打开输出0，回到初态；输入1，锁不打开输出0，记住1到S1；S1代表输入了一个1
  电路状态为S1时：输入0，锁不打开输出0，回到初态；输入1，锁不打开输出0，记住1到S2；S2代表输入了两个1
  电路状态为S2时：输入0，锁不打开输出0，回到初态；输入1，锁打开输出1，记住1到S3；S3代表输入了三个1
  电路状态为S3时：输入0，锁不打开输出0，回到初态；输入1，锁打开输出1，仍然满足连续输入三个1，回到S3
• 状态化简：如果图中有状态在相同的输入下有相同的输出，且次态相同；S2和S3都有0/0和1/1，且分别都指向S0和S3，可以合并

• 把没有涉及到的状态设为无关态
• 状态表中是Q和Y，可以分为三个表，用卡诺图求Q和Y的表达式

• 检查无关态，将‘11’带入状态方程和输出方程，求Q*和Y看是否能进入有效态
• 检查能否自启动：可以前移到最简状态转换表，让无关态的次态都为初态（把转换表中无关态的输出设为00/0），强制使电路在进入无关态后下一个电路都进入初态，有利于简化设计步骤和功能的统一