Verilog中fork join与begin end的嵌套使用---testbench的编写

最新推荐文章于 2025-04-03 16:07:28 发布

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#fpga #verilog

本文介绍了Verilog中的fork join和begin end语句，阐述了它们在testbench编写中的作用。fork join用于并行执行语句，begin end则标识顺序执行的块。通过实例分析，展示了它们的使用方法和嵌套执行的逻辑，强调了在FPGA设计测试文件中的重要性。

fork join中的语句为并执行执行的，为并行语句块。语句之间同时开始，并行执行，虽然无法综合，但是用于testbench的编写时非常有用；此处以自己利用fork join编写测试文件的例子入手，对fork join语句、begin end语句进行介绍，并展示了begin end于fork join相互嵌套用于测试文件的过程；

一、基础

begin end

概念：

begin end 用来标识顺序执行的语句，用它标识的块称作顺序块；

使用：

begin

    语句1；

    语句2；

   ....

    语句n；

end

特点：

块内语句顺序执行的，即只有上面一条语句执行完后下面的语句才能执行；
最后一条语句执行完，程序才跳出该语句块。

fork join

概念：

fork join 用来标识并行执行的语句，用它标识的块称作并行块；

使用：

fork

    语句1；

    语句2；

   ....

    语句n；

join

特点：

块内语句同时执行的，程序流程控制进入该模块时刻，块内语句即开始同时并行执行；
当耗时最长的语句执行完成后，程序才跳出该并行模块；

实例

测试文件：

`timescale 1ns / 1ps
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// Company: 
// Engineer: CLL
// 
//

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