本文介绍了芯准AS6802 Core的基本设计，包括其作为时钟同步逻辑核心的功能，提供了配置接口和状态监测接口。用户能设置工作模式和参数，并监控内部状态。该Core采用verilog编写，SM和CM功能已在开源原型系统中验证。内容侧重于内部模块结构和信息流的概述。
芯准AS6802 Core是AS6802时钟同步逻辑的核心，具有丰富的配置接口接口和状态监测接口。通过配置接口，用户不但可以设定core实现SM或CM工作模式，还可以对各种AS6802各类工作参数进行配置。通过状态检测接口，用户可以实时观测core内部的各类状态信息。
芯准AS6802 Core基于可综合的verilog语言编写，其支持的SM和CM功能已经在“芯准AS6802开源原型系统”中得到初步验证。
本文是芯准AS6802 core的概要设计方案的上半部分，主要介绍其内部模块组成结构以及模块之间的信息流，供大家参考。
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