HLS实战经验记录

说明：

     自己以前是编写verilog代码，今年Xilinx开始大推Vitis，即用软件定义硬件，好奇就尝试了项目中一部分算法采用HLS实现，此文章仅记录尝试过程中的一些坑以及一些解决方法，欢迎大家留言指点讨论。

 

1. 当数组作为函数的参数的时候,如果不设置数组的大小,只是传递了一个指针,在Simulation的时候,不会报错,但是在Synthesis的时候就报错,因为不知道该指针的大小,没办法映射FPGA的资源,下面的例子如下

                            void example_no_label(int A[50], int B[50]);

 

2. HLS testbench定义的一些变量最好给个初值,要不然仿真的时候会出现一些错乱值.同理也适用于CPU运行环境中。

 

3.Directive中的unroll意思是循环直接并行执行,flatten应用在假如有两个循环嵌套的时候,两个循环合并为一个循环执行。

 

4. 当出现 叠加操作,即类似下面的操作,这么修改避免了对同一个FIFO即读又写,消耗时间,即能使用内部寄存器,就不访问外部存储空间

sum=1;

for(int i=0;i<10;i++){

  sum=sum+i;
}

修改为
A=1;

for(int i=0;i<10;i++){
  A=A+i;
  sum=A;
}