VHDL数据对象——EDA学习笔记（二）

VHDL中，有三种数据类型，常量（constant）、变量（variable）和信号（signal）。

1.常量（constant）

常量是在设计实体中不会发生变化的值，常量的定义和设置的主要目的是为了设计实体中常数容易阅读和修改。

常量具有全局意义，一但在程序中设定，程序中将不能进行修改。

2.变量（variable）

变量是指在设计实体中会发生的值。变量是一个局部量，只能在进程和子程序的顺序语句中使用。变量不能将信息带出他所定义的当前结构体。

变量赋值不存在时延，是立即发生的。

变量的语法格式：

variable 变量名:数据类型[:=初始值];

eg:
variable a:std_logic;
variable b,c:integer:=2;

3.信号（signal）

信号是描述硬件系统的基本数据对象，类似于电子线路中的连线。信号具有全局性，信号使用和定义范围是实体、结构体和程序。在进程和子程序中不允许定义信号。

信号赋值不是立即发生的，而是需要经过一个特定的时延，这与实际器件的传播延时特性相吻合。

信号定义格式：

signal 信号名:数据类型[:=初始值]

eg:
signal s1:std_logic:='0';    --定义一个标准位的单值信号s1，初值为低电平
signal s2,s3:bit;    --定义了两个位（bit）的信号s2、s3

4.变量和信号的区别

①变量赋值没有时延，信号幅值有一个特定的时延。

②变量是局部量，信号是全局量。

③信号除了当前值外还有许多其他相关信息，而变量只有当前值。

④变量赋值表达式   “ : = ”     

目标变量名:=表达式

eg:
x:=100.0;
y:=1.5+x;

 信号赋值表达式        “ < = ”

目标信号名<=表达式

eg:
a<=y;
a<='1';

⑤进程对信号敏感对变量不敏感。

⑥信号是硬件中连线的抽象描述，功能是保存变化的数据和连接子元件；变量在硬件中没有信号这类似的对应关系，变量用于硬件特性最高层次建模所需的计算中。