Cache or TLB Descriptor Description对照表(2016.12版)

最新推荐文章于 2021-07-19 23:07:26 发布
最新推荐文章于 2021-07-19 23:07:26 发布
阅读量426 收藏
点赞数 2
CC 4.0 BY-SA版权
文章标签： cpuid eax返回值 eax02
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.youkuaiyun.com/AHBLG/article/details/78562661
本文详细介绍了2016年12月版的Cache和TLB Descriptor，通过CPUID指令的EAX返回值进行深入解析，重点关注EAX02字段的相关内容。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

Cache Descriptor values
ValueTypeDescription
0x00GeneralNull descriptor, this byte contains no information
0x01TLBInstruction TLB: 4 KByte pages, 4-way set associative, 32 entries
0x02TLBInstruction TLB: 4 MByte pages, fully associative, 2 entries
0x03TLBData TLB: 4 KByte pages, 4-way set associative, 64 entries
0x04TLBData TLB: 4 MByte pages, 4-way set associative, 8 entries
0x05TLBData TLB1: 4 MByte pages, 4-way set associative, 32 entries
0x06Cache1st-level instruction cache: 8 KBytes, 4-way set associative, 32 byte line size
0x08Cache1st-level instruction cache: 16 KBytes, 4-way set associative, 32 byte line size
0x09Cache1st-level instruction cache: 32KBytes, 4-way set associative, 64 byte line size
0x0ACache1st-level data cache: 8 KBytes, 2-way set associative, 32 byte line size
0x0BTLBInstruction TLB: 4 MByte pages, 4-way set associative, 4 entries
0x0CCache1st-level data cache: 16 KBytes, 4-way set associative, 32 byte line size
0x0DCache1st-level data cache: 16 KBytes, 4-way set associative, 64 byte line size
0x0ECache1st-level data cache: 24 KBytes, 6-way set associative, 64 byte line size
0x1DCache2nd-level cache: 128 KBytes, 2-way set associative, 64 byte line size
0x21Cache2nd-level cache: 256 KBytes, 8-way set associative, 64 byte line size
0x22Cache3rd-level cache: 512 KBytes, 4-way set associative, 64 byte line size, 2 lines per sector
0x23Cache3rd-level cache: 1 MBytes, 8-way set associative, 64 byte line size, 2 lines per sector
0x24Cache2nd-level cache: 1 MBytes, 16-way set associative, 64 byte line size
0x25Cache3rd-level cache: 2 MBytes, 8-way set associative, 64 byte line size, 2 lines per sector
0x29Cache3rd-level cache: 4 MBytes, 8-way set associative, 64 byte line size, 2 lines per sector
0x2CCache1st-level data cache: 32 KBytes, 8-way set associative, 64 byte line size
0x30Cache1st-level instruction cache: 32 KBytes, 8-way set associative, 64 byte line size
0x40CacheNo 2nd-level cache or, if processor contains a valid 2nd-level cache, no 3rd-level cache
0x41Cache2nd-level cache: 128 KBytes, 4-way set associative, 32 byte line size
0x42Cache2nd-level cache: 256 KBytes, 4-way set associative, 32 byte line size
0x43Cache2nd-level cache: 512 KBytes, 4-way set associative, 32 byte line size
0x44Cache2nd-level cache: 1 MByte, 4-way set associative, 32 byte line size
0x45Cache2nd-level cache: 2 MByte, 4-way set associative, 32 byte line size
0x46Cache3rd-level cache: 4 MByte, 4-way set associative, 64 byte line size
0x47Cache3rd-level cache: 8 MByte, 8-way set associative, 64 byte line size
0x48Cache2nd-level cache: 3MByte, 12-way set associative, 64 byte line size
0x49Cache3rd-level cache: 4MB, 16-way set associative, 64-byte line size (Intel Xeon processor MP, Family 0FH, Model 06H)
2nd-level cache: 4 MByte, 16-way set associative, 64 byte line size
0x4ACache3rd-level cache: 6MByte, 12-way set associative, 64 byte line size
0x4BCache3rd-level cache: 8MByte, 16-way set associative, 64 byte line size
0x4CCache3rd-level cache: 12MByte, 12-way set associative, 64 byte line size
0x4DCache3rd-level cache: 16MByte, 16-way set associative, 64 byte line size
0x4ECache2nd-level cache: 6MByte, 24-way set associative, 64 byte line size
0x4FTLBInstruction TLB: 4 KByte pages, 32 entries
0x50TLBInstruction TLB: 4 KByte and 2-MByte or 4-MByte pages, 64 entries
0x51TLBInstruction TLB: 4 KByte and 2-MByte or 4-MByte pages, 128 entries
0x52TLBInstruction TLB: 4 KByte and 2-MByte or 4-MByte pages, 256 entries
0x55TLBInstruction TLB: 2-MByte or 4-MByte pages, fully associative, 7 entries
0x56TLBData TLB0: 4 MByte pages, 4-way set associative, 16 entries
0x57TLBData TLB0: 4 KByte pages, 4-way associative, 16 entries
0x59TLBData TLB0: 4 KByte pages, fully associative, 16 entries
0x5ATLBData TLB0: 2 MByte or 4 MByte pages, 4-way set associative, 32 entries
0x5BTLBData TLB: 4 KByte and 4 MByte pages, 64 entries
0x5CTLBData TLB: 4 KByte and 4 MByte pages,128 entries
0x5DTLBData TLB: 4 KByte and 4 MByte pages,256 entries
0x60Cache1st-level data cache: 16 KByte, 8-way set associative, 64 byte line size
0x61TLBInstruction TLB: 4 KByte pages, fully associative, 48 entries
0x63TLBData TLB: 2 MByte or 4 MByte pages, 4-way set associative, 32 entries and a separate array with 1 GByte pages, 4-way set associative, 4 entries
0x64TLBData TLB: 4 KByte pages, 4-way set associative, 512 entries
0x66Cache1st-level data cache: 8 KByte, 4-way set associative, 64 byte line size
0x67Cache1st-level data cache: 16 KByte, 4-way set associative, 64 byte line size
0x68Cache1st-level data cache: 32 KByte, 4-way set associative, 64 byte line size
0x6ACacheuTLB: 4 KByte pages, 8-way set associative, 64 entries
0x6BCacheDTLB: 4 KByte pages, 8-way set associative, 256 entries
0x6CCacheDTLB: 2M/4M pages, 8-way set associative, 128 entries
0x6DCacheDTLB: 1 GByte pages, fully associative, 16 entries
0x70CacheTrace cache: 12 K-uop, 8-way set associative
0x71CacheTrace cache: 16 K-uop, 8-way set associative
0x72CacheTrace cache: 32 K-uop, 8-way set associative
0x76TLBInstruction TLB: 2M/4M pages, fully associative, 8 entries
0x78Cache2nd-level cache: 1 MByte, 4-way set associative, 64byte line size
0x79Cache2nd-level cache: 128 KByte, 8-way set associative, 64 byte line size, 2 lines per sector
0x7ACache2nd-level cache: 256 KByte, 8-way set associative, 64 byte line size, 2 lines per sector
0x7BCache2nd-level cache: 512 KByte, 8-way set associative, 64 byte line size, 2 lines per sector
0x7CCache2nd-level cache: 1 MByte, 8-way set associative, 64 byte line size, 2 lines per sector
0x7DCache2nd-level cache: 2 MByte, 8-way set associative, 64byte line size
0x7FCache2nd-level cache: 512 KByte, 2-way set associative, 64-byte line size
0x80Cache2nd-level cache: 512 KByte, 8-way set associative, 64-byte line size
0x82Cache2nd-level cache: 256 KByte, 8-way set associative, 32 byte line size
0x83Cache2nd-level cache: 512 KByte, 8-way set associative, 32 byte line size
0x84Cache2nd-level cache: 1 MByte, 8-way set associative, 32 byte line size
0x85Cache2nd-level cache: 2 MByte, 8-way set associative, 32 byte line size
0x86Cache2nd-level cache: 512 KByte, 4-way set associative, 64 byte line size
0x87Cache2nd-level cache: 1 MByte, 8-way set associative, 64 byte line size
0xA0DTLBDTLB: 4k pages, fully associative, 32 entries
0xB0TLBInstruction TLB: 4 KByte pages, 4-way set associative, 128 entries
0xB1TLBInstruction TLB: 2M pages, 4-way, 8 entries or 4M pages, 4-way, 4 entries
0xB2TLBInstruction TLB: 4KByte pages, 4-way set associative, 64 entries
0xB3TLBData TLB: 4 KByte pages, 4-way set associative, 128 entries
0xB4TLBData TLB1: 4 KByte pages, 4-way associative, 256 entries
0xB5TLBInstruction TLB: 4KByte pages, 8-way set associative, 64 entries
0xB6TLBInstruction TLB: 4KByte pages, 8-way set associative, 128 entries
0xBATLBData TLB1: 4 KByte pages, 4-way associative, 64 entries
0xC0TLBData TLB: 4 KByte and 4 MByte pages, 4-way associative, 8 entries
0xC1STLBShared 2nd-Level TLB: 4 KByte/2MByte pages, 8-way associative, 1024 entries
0xC2DTLBDTLB: 4 KByte/2 MByte pages, 4-way associative, 16 entries
0xC3STLBShared 2nd-Level TLB: 4 KByte /2 MByte pages, 6-way associative, 1536 entries. Also 1GBbyte pages, 4-way, 16 entries.
0xC4DTLBDTLB: 2M/4M Byte pages, 4-way associative, 32 entries
0xCASTLBShared 2nd-Level TLB: 4 KByte pages, 4-way associative, 512 entries
0xD0Cache3rd-level cache: 512 KByte, 4-way set associative, 64 byte line size
0xD1Cache3rd-level cache: 1 MByte, 4-way set associative, 64 byte line size
0xD2Cache3rd-level cache: 2 MByte, 4-way set associative, 64 byte line size
0xD6Cache3rd-level cache: 1 MByte, 8-way set associative, 64 byte line size
0xD7Cache3rd-level cache: 2 MByte, 8-way set associative, 64 byte line size
0xD8Cache3rd-level cache: 4 MByte, 8-way set associative, 64 byte line size
0xDCCache3rd-level cache: 1.5 MByte, 12-way set associative, 64 byte line size
0xDDCache3rd-level cache: 3 MByte, 12-way set associative, 64 byte line size
0xDECache3rd-level cache: 6 MByte, 12-way set associative, 64 byte line size
0xE2Cache3rd-level cache: 2 MByte, 16-way set associative, 64 byte line size
0xE3Cache3rd-level cache: 4 MByte, 16-way set associative, 64 byte line size
0xE4Cache3rd-level cache: 8 MByte, 16-way set associative, 64 byte line size
0xEACache3rd-level cache: 12MByte, 24-way set associative, 64 byte line size
0xEBCache3rd-level cache: 18MByte, 24-way set associative, 64 byte line size
0xECCache3rd-level cache: 24MByte, 24-way set associative, 64 byte line size
0xF0Prefetch64-Byte prefetching
0xF1Prefetch128-Byte prefetching
0xFFGeneralCPUID leaf 2 does not report cache descriptor information, use CPUID leaf 4 to query cache parameters

AHBLG
关注
Linux内存管理(1)：Cache、TLB、IOMMU/ATS、DMA
zhang_shuaifeng的博客
01-16 2021
Cache，cacheline, set, way, LRU, write through/write back，TLB, 页表、VFIO， dma API
虚拟存储器和高速缓存总结
NTF的博客
02-05 6222
概述 为了更加有效的管理存储器并且少出错，现代操作系统提供了一种对主存的抽象，叫做虚拟存储器。虚拟存储器是被应用程序所意识和使用的。也就是说，它是被抽象出来的，虚拟出来的主存。所以，从应用程序的层面，程序看到的和使用的虚拟地址都是属于虚拟存储器的。虚拟存储器充当一种中间转换的角色，把虚拟地址对应的主存转换到真实的主存上面。 如图： 下图便是一个虚拟存储器的表示。
使用Coreinfo工具查看电脑CPU相关信息（cache，NUMA node，socket ）
DayDayUp
07-19 3913
CoreInfo是一个命令行实用程序，它向您介绍逻辑处理器和物理处理器，NUMA节点和它们所在的套接字之间的映射，以及分配给每个逻辑处理器的缓存。 它使用Windows中GetLogicalProcessorInformation函数来获取此信息并将其打印到屏幕，表示与具有星号的逻辑处理器的映..
MMU&Cache
kathyzju的专栏
11-18 4934
基础知识
X86/X64处理器体系结构及寻址模式
weixin_30496431的博客
08-03 578
由8086/8088、x86、Pentium发展到core系列短短40多年间，处理器的时钟频率差点儿已接近极限。尽管如此，自从86年Intel推出386至今除了添加一些有关流媒体的指令如mmx/sse之外。其它新增的大多数指令都能够从最初的指令集中组合实现相同的功能，整个编程模型维持了约有20多年。 1. 处理器体系结构 1.1. 处理器简要结构...
用户模式下的线程同步
倒计时
06-19 742
1、在以下两种情况下，线程之间需要相互通信：     1）、需要要让多个线程同时访问一个共享资源，同时不能破坏资源的完整性。     2）、一个线程需要要通知其他线程某项任务已经完成。 2、原子访问，指的是一个线程在访问某个资源的同时能够保证没有其他线程会在同一时刻访问同一资源。 3、InterlockedExchangeAdd(&g_x,i);相当于g_x++，但是前者是原子操作，
Arm cache 研究
bournechen的专栏
12-02 9388
Cache的工作原理 　  Cache的工作原理是基于程序访问的局部性。     对大量典型程序运行情况的分析结果表明，在一个较短的时间间隔内，由程序产生的地址往往集中在存储器逻辑地址空间的很小范围内。指令地址的分布本来就是连续的，再加上循环程序段和子程序段要重复执行多次。因此，对这些地址的访问就自然地具有时间上集中分布的倾向。     数据分布的这种集中倾向不如指令明显，但对数组的存储和访问以及
autocad2014的AcAuthEntities19chs.tlb和axdb19chs.tlb
11-02
1.进入C:\Program Files\Common Files\Autodesk Shared，找到AcAuthEntities19chs.tlb和axdb19chs.tlb这两个文件，后面的19对应各自版本，我自己的是2014。2.复制上述的两个文件到AutoCAD的安装路径里（一般是C:\...
vb.rar_OLElib2.tlb_vb olelib.tlb_vb olelib2.tlb_visual basic
09-14
`olelib2.tlb` 和 `olelib.tlb` 是OLE库的类型库文件，它们包含了VB中对OLE自动化接口的定义和规范。这些TLB（Type Library）文件对于VB开发者来说至关重要，因为它们允许程序与支持OLE的其他应用进行通信，比如...
tlb.rar_TlB_winapiforvb_winapiforvb.tlb
09-24
标题中的“tlb.rar_TlB_winapiforvb_winapiforvb.tlb”指的是一个RAR压缩包，其中包含了一个名为“winapiforvb.tlb”的类型库文件。这个文件是VB（Visual Basic）应用程序开发中常用的一个组件，主要用于提供对...
MSHTML.TLB-filtering-advertising.zip_advertising_mshtml.tlb
09-21
标题中的"MSHTML.TLB-filtering-advertising.zip"暗示了一个关于使用MSHTML库来过滤网络广告的项目。MSHTML.TLB是Microsoft HTML Object Library的类型库，它包含了用于解析和操作HTML文档的接口和类，通常与...
Caché学习笔记（一、cache安装与配置）
三分恶的博客
07-09 4811
简介 .Caché数据库是InterSystems 公司的产品 .Caché 是的“后关系型”数据库 . Caché 包括应用服务器 .Caché 的编程技术–M语言 .Caché 的CSP技术 Cache、IIS、m语言三者关系 web容器：IIS 开发语言：m语言 数据库：cache 这玩意儿怎么理解，以java类比，IIS就是tomcat、m就是java,cache就是mysql,csp就...
Linux - cpuid 命令查看 TLB 信息
power_to_go
09-10 1892
查看 TLB 信息 方法1 root@aliyun:~# cpuid | grep -i tlb cache and TLB information (2): 0x63: data TLB: 1G pages, 4-way, 4 entries # 数据 0x03: data TLB: 4K pages, 4-way, 64 entries # 数据 0x76: instruction TLB: 2M/4M pages, fully, 8 entries # 指令
TLB的作用及工作原理
weixin_34357436的博客
05-07 2496
TLB的作用及工作过程 以下内容摘自《步步惊芯——软核处理器内部设计分析》一书          页表一般都很大，并且存放在内存中，所以处理器引入MMU后，读取指令、数据需要访问两次内存：首先通过查询页表得到物理地址，然后访问该物理地址读取指令、数据。为了减少因为MMU导致的处理器性能下降，引入了TLB，TLB是Translation Lookaside Buffer的简称，可翻译为“地址转换后援...
TLB的作用及工作过程
flc2762的专栏
10-25 1998
TLB的作用及工作过程 以下内容摘自《步步惊芯——软核处理器内部设计分析》一书 页表一般都很大，并且存放在内存中，所以处理器引入MMU后，读取指令、数据需要访问两次内存：首先通过查询页表得到物理地址，然后访问该物理地址读取指 令、数据。为了减少因为MMU导致的处理器性能下降，引入了TLB，TLB是Translation Lookaside Buffer的简称，可翻译为“地址...
TLB的作用及工作原理，如何查看TLB miss？
热门推荐
RToax
11-29 1万+
目录 TLB的作用及工作过程 TLB工作原理 TLB原理 TLB表项 全相连 - full associative 组相连 - set-associative TLB表项更新 MMU和cache详解（TLB机制） 1.MMU 2.VA和PA 3.VA到PA的映射过程 4.CPU访问内存时的硬件操作顺序 5.ARM920T支持多种尺寸规格的页表 硬件高速缓存和TLB原理 基本概念 原理 如何查看TLB miss？ 虚拟内存 32位系统的虚拟内存实现：二级页表 64位系统
矩形微带贴片天线的设计与仿真.zip
最新发布
08-20
1.版本：matlab2014a/2019b/2024b 2.附赠案例数据可直接运行。 3.代码特点：参数化编程、参数可方便更改、代码编程思路清晰、注释明细。 4.适用对象：计算机，电子信息工程、数学等专业的大学生课程设计、期末大作业和毕业设计。
2016.10版阿里大鱼ActiveX短信接口使用教程
标题中提到的“阿里大鱼 短信接口（ActiveX Com版本）2016.10版”，是针对开发者提供的一个软件开发工具包（SDK），特别强调了它的版本是2016年10月发布的。此外，还指明了这个SDK支持的是ActiveX COM技术，这是一种...
评论 1
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值