Verilog——Verilog的历史

第1节 Verilog的历史

        在传统硬件电路的设计方法中，当设计工程师需要设计一个新的硬件、数字电路或数字逻辑系统 时，需要为此设计并画出一张线路图，随后在CAE（计算机辅助工程分析）工作站上进行设计。所 设计的线路图由线和符号组成，其中线代表了线路，符号代表了基本设计单元，其取自于工程师构造 此线路图使用的零件符号库。对于不同逻辑器件的设计，需要选择对应的符号库，如当设计工程师选 择的时标准逻辑器件（74系列等）作为板级设计线路图，那么此线路图的符号则需要取自标准逻辑 零件符号库；若设计工程师进行了ASIC设计，线路图的符号就要取自ASIC库专用的宏单元。

        这就是传统的原理图设计方法，原理图设计法存在着许多弊端，如当设计者想要实现线路图的逻 辑优化时，就需要利用EDA工具或者人工进行布尔函数逻辑优化。除此之外，传统原理图设计还存 在难以验证的缺点，设计工程师想要验证设计，必须通过搭建硬件平台（比如电路板），为设计验证工作带来了麻烦。

        随着人们对于科技的要求与期待越来越高，电子设计技术发展也越来越快，设计的集成度、复杂程度也逐渐加深，传统的设计方法已经无法满足高级设计的需求，最终出现了借助先进EDA工具的一种描述语言设计方法，可以对数字电路和数字逻辑系统进行形式化的描述，这种语言就是硬件描述 语言。硬件描述语言，英文全称为Hardware Description Language，简称HDL，HDL是一种用形 式化方法来描述数字电路和数字逻辑系统的语言。设计工程师可以使用这种语言来表述自己的设计思 路，通过利