硅农深芯的博客

原创 以太网PHY的MII/RMII/RGMII接口基本介绍

数据发送流程（MAC → PHY）：MAC在TX_CLK上升沿将4位数据放入TXD[3:0]，同时拉高TX_EN，PHY检测到TX_EN有效后，对数据进行编码（如4B/5B编码），转换为串行信号发送至物理介质。i.在125MHz时钟下，上升沿传输低4位，下降沿传输高4位，实现4位总线承载8位/周期数据（4位 × 2边沿 × 125MHz = 1Gbps）ii.控制信号复用：TX_CTL/RX_CTL在上升沿传输使能信号（TX_EN/RX_DV），下降沿传输错误标志（TX_ERR/RX_ERR）

原创 BUCK型DCDC从原理到应用全解

一般DCDC集成芯片内部会集成电压调节电路，通过芯片输出端接分压电阻器将输出电压采样到FB(VFB)端，也就是反馈端，与基准电压对比后通过运放输出一个电压，与三角波对比，产生PWM信号，驱动功率管，实现电压的闭环控制。S1导通：电感L被充磁储能，流经电感的电流线性增加，同时给电容C充电，给负载RL提供能量（如左图所示），此时Vout电压缓慢上升，若S1一直闭合则最终Vout会近似等于Vin电压（S1有耗损压降）3. 功率电感（L）：储能元件，通过电流的增减实现能量暂存与释放，平滑输出电流。

原创 AEC-Q100 stress实验详解#9——HTOL（高温工作寿命测试）

电压应力：施加最大工作电压（通常为额定电压的1.1倍，也允许更高的电压，以便从电压和温度中获得寿命加速，但是电压不能超过absolute maximum rated voltage）暴露潜在缺陷：激发制造工艺缺陷（如金属互连薄弱点、氧化层缺陷）和设计缺陷（如热管理不足）机理：大电流导致金属互连线（如Cu/Al）原子迁移，形成空洞或晶须，引发开路或短路。TDDB（经时介质击穿）：高温下栅氧层缺陷积累，最终击穿（如CMOS逻辑错误）。HCI（热载流子注入）：高电场下载流子注入栅氧，导致阈值电压漂移。

原创 什么是PMOS？什么是NMOS？两者有什么区别？

这个电压差被称为阈值电压（Vth），通常为0.7V至2V（低压NMOS）或4V至10V（功率NMOS）。当Vgs（栅极-源极电压）大于Vth时，沟道中的电子被吸引到栅极下方，形成导电通路，使电流可以从漏极流向源极。NMOS与PMOS的结构类似，都由三大部分组成：栅极（Gate）、源极（Source）和漏极（Drain）。由于NMOS在开启时，电子是主要的载流子，电子的迁移率比空穴高，因此NMOS通常具有更低的导通电阻（Rds(on)），这使其成为高速开关电路中的首选。它的沟道由电子（负载子）传导。

原创 超全的芯片测试原理讲解

下图为测某一pin对GND的OS测试时的示意图，ATE会从pin抽一个100uA的电流，下方的二极管导通，在正常工作的情况下，测得的电压应该在-0.2V~-0.7V之间。在该测试过程中一般将芯片正常上电，然后将pin配置成input状态，给pin上分别灌入VSS（0V）和VDD的电压，测量该pin上的电流，一般测量值为-1uA~1uA。下图为测某一pin对VDD的OS测试时的示意图，ATE会从pin灌入100uA的电流，上方的二极管导通，在正常工作的情况下，测得的电压应该在0.2V~0.7V之间。

原创 全芯片制造工艺：从初学者到专家

大部分零件来自各国最先进的产品，例如美国的光栅、德国的透镜、瑞典的轴承和法国的阀门。机器的特殊光源（汞蒸气灯或准分子激光器）发射一束紫外线，穿过掩模的透明部分和多个透镜（聚焦光线），然后投射到晶圆的一小块区域。EUV光刻使用波长仅为13.5nm的极紫外光，远小于DUV的极紫外光，能够创建更小的特征尺寸，以满足先进芯片工艺（如7nm、5nm和3nm）的需求。干法蚀刻提供更好的保真度，而湿法蚀刻难以控制，特别是在 3nm 等先进工艺中，它会减少线宽甚至损坏电路，从而降低芯片质量。在大多数情况下，使用正光刻胶。

原创 你知道芯片中的Dummy Gate有什么作用么？

在光刻过程中，光的反射和衍射效应可能会影响关键器件（如精密匹配的电流镜、差分对中的MOS管）物理图形的精度，导致其实际尺寸（如栅长L）偏离设计值。插入Dummy MOS管或Dummy有源区（Dummy AA）和Dummy多晶硅（Dummy Poly）可以填充空白区域，平衡整个芯片的图形密度，从而确保CMP等工艺步骤的均匀性，直接提升制造良率。在晶体管阵列的边缘放置Dummy MOS管，可以让这些“牺牲品”承受主要的STI应力，保护内部功能性晶体管免受不对称应力的影响，使它们的电学特性更加一致。

原创 SCAN故障模型——stuck-at与transition

与固定故障测试不同的是跳变测试在测试一个故障时需要两个向量，一个是初始向量（initialization vector），一个是跳变向量（transition vector）即所谓的向量对（vector pairs）：初始向量的作用是建立故障传送的通路（敏化通路），并设置故障点的初始值；基于固定故障模型的测试就是固定故障测试。敏化通路：为了使E 点故障被传送， 必须 D 点为1，这样F＝0，要使F＝0 传送到Z，则G＝0，要使G＝0，则A=0,B=0,于是A=0,B=0,D=1 就是通路敏化的条件。

原创 肖特基二极管与普通二极管的区别

肖特基二极管与普通二极管在结构、性能和适用场景上存在显著差异。今天我们来一起看一下。1. 肖特基二极管工作原理肖特基二极管的工作原理基于其独特的金属-半导体结（肖特基势垒），而非传统二极管的PN结。这种核心结构差异使其具备了低正向压降和超快开关速度的显著特点。⚡ 核心结构：金属-半导体结肖特基二极管的核心结构由金属（如铝、钼、铂等）与N型半导体直接接触构成，两者界面处形成的电势差被称为"肖特基势垒"。这与普通PN结二极管使用P型半导体和N型半导体结合的方式完全不同。在制造工艺上，为了提升性能（如提高反向耐压

原创 ESD之CDM详解

CDM是指器件由于摩擦或电场感应等原因，在器件内部积累了大量的静电电荷，在积累静电电荷的过程中，因为没有通路，所以还未造成器件的损伤。由于器件是处于悬空状态，积累在器件体内的静电电荷因同性相斥，在器件内部的电场是均匀分布的，但是集成电路的器件都是制作在硅片表面几个微米的厚度内。如图5所示，在一0.8 μm的CMOS制程技术中，其N阱的深度约2 μm，N+或P+扩散层的深度仅约0.17 μm，但硅片的厚度约有250~300 μm，因此大部分的静电电荷是储存在器件的衬底之中。MM的等效电路如下图所示。

原创 不同磁芯电感的优缺点

高频损耗较大（通常不适合200kHz以上），磁导率低，易受外磁场影响。损耗较铁粉芯低（约80%），磁致伸缩系数近零（无噪声），性价比优。了解不同磁芯电感的优缺点，能帮助你在电路设计中做出合适的选择。电阻率高，涡流损耗小，高频特性好，成本低，良好的温度稳定性。值越高，抗饱和能力越强，越适合。高饱和磁感，低损耗，高磁导率，高频特性好（纳米晶）饱和磁通密度较低，大电流下易饱和，居里温度点较低。饱和磁感应强度高，性能稳定，性价比高。（尤其是峰值电流，判断饱和风险）、，线性度好，高频性能极佳，损耗小。

原创 增强型MOSFET和耗尽型的区别

增强型MOSFET和耗尽型MOSFET的核心区别在于零栅压（VGS=0）时的初始状态不同：增强型MOSFET是“常关”器件（零栅压时截止），而耗尽型MOSFET是“常开”器件（零栅压时导通）。简单来说，可以将增强型MOSFET理解为一座需要钥匙（正电压）才能打开的闸门，而耗尽型MOSFET则像一座默认开放、需要指令（负电压）才会关闭的闸门。需要“常开”功能的电路：例如，某些电源的启动电路，利用其零栅压导通的特性为控制芯片初始供电，启动完成后通过负压关断，实现能效优化。沟道形成机制：制造时已预置沟道。

原创 华为、台积电、三星、英特尔吹爆的MRAM存储器技术是个啥？

与Flash等传统存储器通过向浮栅注入或移除电荷（这一过程会逐渐损伤绝缘氧化层，导致最终失效）的机制不同，MRAM通过改变磁性隧道结（MTJ）中“自由层”的磁化方向来存储数据（平行代表“0”，反平行代表“1”）。与传统的半导体随机存取存储器（RAM）不同，MRAM使用磁性隧道结（MTJ）作为存储单元，通过改变磁化方向来记录二进制数据。在实际的集成电路中，一个MTJ元件并不能独立工作，它需要与一个晶体管组合成MRAM的基本存储单元，最常见的是“1T1M”结构，即一个晶体管（1T）和一个MTJ（1M）。

原创 版图中的CMOS

原创 稀土：半导体产业的“工业维生素”

例如，在“氮化硼-液态金属-氮化铝”三元导热凝胶中，稀土能有效抑制液态金属氧化，提升界面结合力，使热导率显著优于传统材料，满足HBM内存等先进封装的需求。结构增强与互联可靠性：在引线框架的铜镀层中掺杂镧、铈等稀土元素，可以有效抑制电化学迁移现象，大幅提升芯片在剧烈温度变化下的连接可靠性，这对航空航天、汽车电子等高端应用领域尤为重要。稀土在芯片生产中扮演着不可或缺的角色，尽管通常以微量形式添加，但其独特的物理和化学性质对提升芯片性能、可靠性和制造精度起到了关键作用，被誉为半导体产业的“工业维生素”。

原创 IAR的map文件该如何分析？

存储的内容：.bss段专门存放未初始化的全局变量和未初始化的静态变量（包括函数内定义的静态变量）。，它通常也会被放置在.bss段，因为这同样符合“初始为零”的条件。模块摘要 (MODULE SUMMARY)：以模块（源文件或库文件）为单位，统计每个模块占用的只读代码（ro code）、只读数据（ro data）和读写数据（rw data）的大小。存储器使用总计：在文件末尾，会汇总整个工程的存储器占用情况，清晰显示只读代码内存、只读数据内存和读写数据内存的大小，也就是最终程序占用的Flash和RAM总量。

原创 Bulk在MOSFET结构中的作用

这个电场会排斥P型半导体中的多数载流子（空穴），同时吸引少数载流子（电子），从而在表面形成一个N型的“反型层”，这就是电流可以从源极流向漏极的通道。没有P型Bulk，这一关键机制将无法实现。Bulk指的是MOSFET的半导体衬底，对于常见的N沟道增强型MOSFET（NMOS）而言，其Bulk是P型半导体；在MOSFET（金属-氧化物-半导体场效应晶体管）中，Bulk（也称为体区、衬底或背栅）是一个至关重要的结构性组成部分，它不仅构成了器件的基础，还通过其电学特性深刻影响着MOSFET的阈值电压和安全性。

原创 一文读懂 GPU：从 “图形专家” 到 “计算多面手”

从最初的 “图形处理工具” 到如今的 “通用计算核心”，GPU 的发展历程，也是数字技术不断突破的缩影。它不仅让我们的游戏画面更逼真、影视特效更震撼，还在 AI、科研、云计算等领域推动着人类认知和生产力的进步。或许在不久的将来，当我们沉浸在元宇宙的虚拟世界中，当 AI 医生为我们精准诊断疾病，当自动驾驶汽车安全地穿梭在城市里时，背后依然会有 GPU 在默默 “计算”—— 这位 “多面手”，正以自己的方式，构建着更智能、更精彩的数字未来。

原创 ARM Cortex-M系列的内核型号有什么区别，该怎么选择

核心思路是“用不过剩、够用即好”，在满足项目未来几年需求的前提下，平衡性能、功耗、安全和成本，并充分考虑开发生态的成熟度和技术支持。ST（意法半导体）、NXP（恩智浦）、TI（德州仪器）等主流厂商都提供了基于Cortex-M内核的丰富芯片选项。ARM Cortex-M系列是ARM公司专为嵌入式系统和物联网设备设计的低功耗、高能效的微控制器内核，覆盖了从简单控制到高性能计算的各种需求。M55/M85 集成了Helium矢量引擎，支持SIMD并行计算，ML推理速度可达M4的4倍，为边缘AI应用带来强大动力。

原创 PCB GND和外壳GND之间为什么接一个电阻一个电容？

在电路板GND（信号地）与外壳GND（保护地）之间并联一个电阻和电容，是一种兼顾电气安全、电磁兼容性（EMC）和信号完整性的经典设计。阻断地环路电流：如果电路板GND与外壳GND直接短接，当它们接入不同的大地点时，可能因电势差形成“地环路”，产生50Hz/60Hz的工频干扰（如音频设备中的嗡嗡声）。那么为什么这么设计呢？总而言之，在电路板GND和外壳GND之间连接RC并联电路，是一个在长期工程实践中总结出的精妙设计，它以简单的结构有效地解决了复杂环境下的多重电磁兼容和安全问题。

原创 深入解析 AECQ100 标准中的 Cpk：保障汽车电子元器件质量的关键指标

其中 “3σ” 代表过程输出的离散范围（约 99.73% 的过程输出会落在 μ±3σ 范围内），这是基于正态分布的统计规律，也是过程能力评估的常用置信区间。成本急剧上升：为了实现极高的Cpk，可能需要使用更昂贵的高精度元件和材料，投入更精密的设备及更频繁的维护，并增加测试项目和时长，这些都会导致设计、制造成本大幅增加。判断过程是否 “有能力”：Cpk 值越高，说明过程的稳定性越好，产品尺寸、性能等关键指标落在规格范围内的概率越高，过程满足设计要求的能力越强；一、Cpk 的基本概念：过程能力的量化体现。

原创 AECQ100之Latch-up实验

它是由芯片内部寄生的PNPN结构（类似于可控硅，SCR）被意外触发，在电源（VDD）和地（VSS）之间形成低阻抗通路，导致大电流、芯片功能失常甚至烧毁的现象。Latch-up判据：如果在应力施加后，I_{DDQ} 的电流值超过预设的阈值（例如，比初始值大1-2个数量级），并且在移除触发应力后，高I_{DDQ} 状态仍然维持，则判定发生了Latch-up。测试板：设计良好的PCB，提供稳定的电源、去耦电容，并将所有I/O、电源、地引脚通过连接器引出，以便施加应力。I_{DDQ} 是芯片的静态电源电流。

原创 DCDC电路中为什么有的上管是PMOS，有的是NMOS

如果你的应用对效率要求不是极致，但非常看重设计的简单性、元件数量和总成本（例如在一些低功耗物联网设备、简单的电源路径管理、电池供电设备的开关电路中），PMOS因其简单的驱动电路而具有吸引力。核心优势：由于电子的迁移率远高于空穴（通常是2-3倍），在相同的芯片尺寸和工艺下，NMOS具有更低的导通电阻（Rds(on)）和更快的开关速度。PMOS 用性能的些许牺牲（较高的导通电阻和较慢的速度） 换取了极致的驱动简单性，在低功耗、低成本和对设计简易性要求高的场景中有一席之地。电流通常从源极（S）流向漏极（D）。

原创 6条必须掌握的PCB设计规则

以H为单位，如果将电源层缩小20H，则70%的电场可以限制在接地层的边缘内;即相邻层的布线方向应形成正交结构，避免相邻层不同信号线方向相同，以减少不必要的层间串扰。（相邻层的信号只需要非并行，不一定是正交的，具体取决于布线空间。对于特别重要的高频信号，应考虑使用同轴铜缆的屏蔽设计。当线路之间的中心距不小于线宽的3倍时，可以保持70%的电场不相互干扰，这被称为“3W规则”。面积越小，对外界的辐射越少，对外界干扰的敏感性就越小。划分地平面时，需要考虑地平面的分布和重要信号走线，防止地平面中的槽隙等问题。

原创 半导体晶圆是如何制造的？简单指南

成品晶圆有各种尺寸规格，如2英寸（50mm）、3英寸（75mm）、4英寸（100mm）、5英寸（125mm）、6英寸（150mm）、8英寸（200mm）和12英寸（300mm）。需要注意的是，在实际生产中，晶圆将具有平边（Flat）或缺口（Notch），以帮助在后续步骤中定位和晶体取向。IDM看似无所不为，实力强大，但实际上，芯片行业过于庞大，专业分工才是趋势。例如，使用8英寸和12英寸晶圆，在相同的工艺条件下，12英寸晶圆可以使用8英寸晶圆的两倍以上的表面积，其晶圆利用率比8英寸晶圆高出约2.5倍。

原创 额定电流1A的LDO真的能输出1A的电流么？

所以，LDO标着1A，不一定真能输出1A，得看散热条件能不能跟上，不然LDO可能会过热，触发热保护（Thermal Shutdown），然后LDO就直接“罢工”了。那规格书中的“理想条件”是啥呢？所以，设计时要做好散热优化，留足余量，别让LDO热得“满头大汗”。LDO作为电源设计中的常客，我们经常会在LDO的datasheet中看到额定电流xxA，但是在实际应用中LDO的驱动电流真的能达到那么大么？降低压差：选择Vin尽量接近Vout，比如把输入电压从6V降到4V，功耗直接减小，结温下降，输出能力提升。

原创 串口通信的波特率为什么不能是任意值？

今天和大家聊一下串口通信时候波特率为什么一般是固定的几个值，常见的有9600、19200、115200 等，为什么不能是任意值呢？最大允许误差：异步通信中，收发双方的波特率误差需 < 3%。非标准值问题：若波特率非标准值（如 12345），分频值可能无法取整，误差会显著增加。示例：若实际波特率误差为 5%，接收端可能在连续多个位采样时偏移，导致数据错误。波特率误差的计算涉及分配给分频比的整数舍入引起的实际波特率与目标值之间的偏差。误差(%)=|（目标波特率−实际波特率）/ 目标波特率 | x 100%

原创 如何快速高效的阅读芯片datasheet？

时序图：硬件接口的 “通信规则”（如 I2C 的起始条件、SPI 的 CPOL/CPHA 时序），需核对 “时序参数”（如 SCL 的最大频率、建立时间 / 保持时间），确保外设（如传感器）的时序与芯片匹配（比如芯片 SPI 最大 10MHz，外设仅支持 5MHz，则需将芯片 SPI 时钟降为 5MHz）。芯片型号的 “后缀含义”（如 STM32F103C8T6：C=48 引脚，8=64KB Flash，T=LQFP 封装），避免选错型号（比如错选 “无 ADC 版本” 导致功能缺失）

原创 运算放大器典型电路全解析：从基础到实战应用

运算放大器（Operational Amplifier，简称 Op-Amp）作为模拟电子电路的核心基石，凭借其高增益、高输入阻抗、低输出阻抗的特性，通过不同的外部电路配置，可实现放大、缓冲、运算、波形生成等多种功能。虚短：指运放的同相输入端（V+）和反相输入端（V-）的电压近似相等（V+ ≈ V-）。工作原理：利用反相输入端的 "虚地" 特性（U−≈0V）和 "虚断" 特性（总输入电流等于反馈电流），可得：Vi1/R1 + Vi2/R2 = -Vo/Rf。运放的工作状态主要分为两种，对应着不同的应用场景。

原创 CMOS技术：选择P型晶圆的原因

在这种基板上，NMOS 源极和漏极区域是通过掺杂磷 （P） 或砷 （As） 等五价元素来形成的，以形成 N 型区域，而对于 PMOS 晶体管，必须首先在 P 型基板上构建 N 阱，然后才能在阱内形成 P 型源极和漏极区域，从而实现两种晶体管类型的共存。尽管功率半导体和射频器件等专业领域对N型基板的需求不断增加，但P型晶圆将继续占据逻辑芯片市场的主导地位，占总份额的80%以上，这不仅说明了技术进化的必然结果，也说明了整个半导体生态系统的协同优化。与 PMOS 相比，这些设备提供更快的速度和更强的驱动能力。

原创 FF corner的芯片为什么IDD会更大？

FF Corner电流偏大，本质上是因为这个工艺角下的晶体管被“优化”得速度更快，而这在物理上往往需要通过降低晶体管的“开关门槛”（阈值电压）和提升其“敏捷度”（载流子迁移率）来实现，这些变化会直接导致电流增大。动态电流（Ids）增大：为了获得更快的开关速度，FF Corner的晶体管被调整得具有更高的载流子迁移率和更低的导通电阻。亚阈值漏电流是MOSFET（金属-氧化物半导体场效应晶体管）特有的一种现象，简单来说，就是当MOS管的栅极电压低于其阈值电压，理论上应该完全关闭时，实际上仍然存在的微小电流。

原创 BUCK DCDC电路PCB layout

输入环路（Vin-Cin-IC-GND）：此环路中的电流是不连续且跳变的，具有很高的 di/dt（电流变化率），是高频噪声和EMI的主要来源。接地隔离：反馈网络的信号地（AGND） 应与功率地（PGND） 分开，通常采用“单点连接”的方式，避免功率地上的噪声干扰敏感的参考地。输出环路（SW-L-Cout-GND）：此环路中的电流由于电感的续流作用，是相对连续平滑的，虽然也需要减小面积，但优先级次于输入环路。靠近电感和GND：输出电容应靠近功率电感和芯片的GND引脚放置，以最小化输出环路面积。

原创 flash的checkboard是什么？

该flash IP共有137个IO（128+9ECC），所以我们每次flash program动作至少要program 128bit（忽略9bit ECC， user program时flash controller会自动计算ECC并写入flash）。在之前的文章中我们提到过，AECQ100可靠性实验中的flash擦写实验需要在flash中写入checkboard或者inverse-checkboard，那么flash的checkboard究竟是什么内容呢？addr0是以0x0000开头的，那么row。

原创 PLL（锁相环）工作原理

锁定：当VCO输出频率恰好等于N × f_ref时，反馈回鉴相器的信号频率（f_out/N）与参考信号频率（f_ref）相等，相位差保持恒定。比较输入参考信号（如外部晶振时钟）与反馈信号的瞬时相位差，输出与相位差成正比的误差电压 uD(t)（模拟乘法器实现时，输出为两信号乘积的高频和频分量与低频差频分量之和）在频率合成器中，VCO输出经分频（分频比 N）后反馈至PD，使输出频率 fo=N⋅fref（fref为参考频率）输入信号频率 ωi≠ωo，相位差 θe(t) 时变，PD输出动态误差电压。

原创 什么是bandgap电压？

Bandgap（带隙基准）在电路中的作用非常关键，它就像电路世界里的“定海神针”，提供一个几乎不随温度、电源电压和工艺变化的稳定参考电压。高阶温度效应（曲率）：一阶补偿后，V_BE本身还存在微弱的非线性温度项（曲率效应），需要进行曲率补偿才能实现极低的温漂（如<5 ppm/°C）如果两个BJT的集电极电流Ic相同，但是发射极面积不同，那么他们VBE之间的压差ΔVBE也是一个与温度正相关的电压。方案2：两BJT面积相同，但工作电流比 M:1（电流大的 VBE更小）

原创 什么时候要用开漏输出（open drain output）？

多设备共享总线与“线与”逻辑（"Wire-AND"）：在I²C、SMBus等通信总线中，多个设备的数据线（SDA）和时钟线（SCL）通常直接并联。对于一些需要较大电流的负载，如LED、继电器或蜂鸣器，可以将负载连接在外部电源和开漏输出引脚之间，由开漏引脚控制地的通断来驱动。推挽输出通常不具备这种灵活性。需要高速信号（如SPI、UART）、强驱动能力或简单的数字输出控制（如直接驱动LED）时，推挽输出通常是更好的选择。需要电平转换、多设备“线与”（如I²C）、或驱动电压/电流不匹配的负载时，开漏输出更合适。

原创 MOS管寄生二极管有什么影响？

对于P沟道MOS管，其半导体类型相反（P+源漏，N衬底），因此寄生二极管的方向也相反，是从漏极指向源极（D → S）例如，用作开关时，NMOS的寄生二极管负极（阴极）应接输入侧，正极（阳极）接输出或地，否则无法实现正常开关功能。设置死区时间：在H桥等桥式电路中，必须设置合理的死区时间，确保一个桥臂的MOS管完全关断后，另一桥臂的才开启，防止上下管直通短路。额外的功耗与发热：当寄生二极管导通时，其正向压降（约0.7V~1.5V）远高于MOS管本身的导通压降，会产生额外的导通损耗，导致效率降低和器件发热。

原创 DCDC电路中的电感该如何选择？

注意：计算出的最小电感值还需考虑电感制造公差（如±20%）和必要的设计裕量（如5%），因此最终目标电感值可能为 L = (1 + 20% + 5%) * L_min。自谐振频率 (SRF)：由于寄生电容，电感会有一个自谐振频率，超过此频率电感表现为电容性。饱和电流 (Isat) 和 温升电流 (Irms) 中的较小者，应大于电路最大峰值电流（建议至少1.3倍以上）。直流电阻 (DCR)：电感的直流阻抗。优先参考芯片手册：芯片厂商通常会在数据手册和应用笔记中给出推荐的电感型号和参数，这是最快捷可靠的起点。

原创 flash为什么必须要按块来擦除？

当需要进行擦除操作时，需要在整个共享的衬底上施加一个较高的电压，才能将浮栅中的电子通过F-N隧穿效应“拉”出来。由于这个物理结构上的限制，施加的高压会作用于整个共享区域，因此无法单独擦除某一个或几个单元，必须对整个块（Block）进行擦除。在控制栅施加低电压（或负电压），同时在源极或P型衬底（P-Well）施加很高的正电压，形成一个强电场，迫使浮栅中的电子穿过隧道氧化层被拉出来。擦除操作：擦除操作才是将整个区块的“0”恢复为“1”（即移除电子）的过程，使该区块恢复到可写入的状态。它不能将“0”变回“1”

原创 六位半万用表中的“位半”是什么意思？

在成本与性能间取得平衡：让最高位成为“半位”（只能显示0或1），相比设计一个能显示0-9的全位，其电路复杂度、对ADC的要求以及整体成本都可以得到控制。“半位”：特指最高显示位（最左边的一位），它不能完整显示0~9，通常只能显示0或1（有时也可能是0、1、2或0、1、2、3）。五位半、六位半、七位半和八位半是常见的分类方式，它们的主要区别在于显示位数、分辨率和绝对精度。电子研发、实验室测量、精度校准：通常需要五位半（5½）或六位半（6½） 的台式万用表。🧠 一、理解“位半”的含义。