电子工程师面试题整理_数字ic 面试

汉王笔试 下面是一些基本的数字电路知识问题，请简要回答之。 a) 什么是Setup 和Holdup时间？ b) 什么是竞争与冒险现象？怎样判断？如何消除？ c) 请画出用D触发器实现2倍分频的逻辑电路？ d) 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？ e) 什么是同步逻辑和异步逻辑？ f) 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、所存器/缓冲器）。 g) 你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？    2、 可编程逻辑器件在现代电子设计中越来越重要，请问： a) 你所知道的可编程逻辑器件有哪些？ b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。 3、 设想你将设计完成一个电子电路方案。请简述用EDA软件（如PROTEL）进行设计（包    括原理图和PCB图）到调试出样机的整个过程。在各环节应注意哪些问题？   飞利浦－大唐笔试归来   1，用逻辑们和cmos电路实现ab+cd 2. 用一个二选一mux和一个inv实现异或 3. 给了reg的setup,hold时间，求中间组合逻辑的delay范围。    Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。时hold time不够，数据同样不能被打入触发器。   4. 如何解决亚稳态 5. 用verilog/vhdl写一个fifo控制器 6. 用verilog/vddl检测stream中的特定字符串    信威dsp软件面试题～ &nb