2401_87237382的博客

原创 仿真课堂-串扰对信号完整性的具体影响1

逻辑错误：如果这个噪声毛刺的幅度超过了接收器的输入判决阈值，就可能将逻辑‘0’误判为‘1’，或将‘1’误判为‘0’，导致系统功能错误。信号失真：即使没有造成直接的逻辑错误，叠加的噪声也会减小信号的噪声容限，使系统对其它噪声源更加敏感，降低了系统的可靠性。边沿退化：串扰可能改变信号的上升/下降时间，导致信号边沿变缓或产生非单调性，这会严重影响时序窗口。串扰不仅仅是一个噪声源，它会从多个方面严重损害系统的信号完整性。串扰会在原本干净的信号上叠加一个“噪声毛刺”。技术交流以及学习🉑➕徽信:si_talk。

原创 sipi仿真实战案例资料整理

1. ddr4 ddr5 信号完整性基础知识教学。2. 全链路搭建仿真框图以及参数设置。4. 设计优化指导，仿真结果指标核验。3.细节问题解析、难点重点拓展实战。

原创 【无标串扰对DDR5信号完整性的影响题】

串扰对DDR5的具体影响主要体现在眼图恶化、时序抖动、误码率增加、电源噪声耦合、反射和ISI的叠加效应等，其数据速率高，带来的问题也越来严重。其导致的的时序偏斜和抖动，进而影响采样准确，导致时序出现错误，这个时候仿真就显得尤为重要，通过仿真进行数据的查看并进一步优化pcb layout的设计，从而减少设计的问题，并提升产品的可靠性与稳定性。

原创 DDR仿真实战课堂基础篇 pin与die参数区别

本文分析了眼图与波形在pin和die位置观测的差异，探讨了正确设置die端观测的方法。研究表明，当信号传输路径较长或阻抗匹配不佳时，die端与pin端结果差异显著；而在短距离传输或良好匹配条件下，两者结果接近。文章重点揭示了影响观测结果差异的关键因素，为准确评估信号质量提供了指导。

原创 ddr5信号完整性仿真手把手教学实战

原创 DDR4、DDR5信号完整性仿真实战案例分享

DDR4、DDR5信号完整性仿真实战案例分享:基础理论知识逐个剖析，详尽的软件实操教学，涉及目前市场上广泛应用的工具，实际案例分析与仿真建模验证，优化layout设计以及解决实际项目问题。链接:https://pan.baidu.com/s/1SGItTbGmqBebL1gDNH0JvQ。通过百度网盘分享的文件：DDR信号完整性…

原创 HFSS进行高速AC电容仿真优化设计建模

原创 高速信号完整性仿真-打工人的一天

原创 【无标题】

家人们，谁懂呀，pcb layout设计人员在进行设计的时候，差分线的过孔两边的回流地孔，Gnd的属性变成的电源网络，而且是12v的电源，噪声很大呀，只能这样优化下。25Gbps差分线回流地孔错误设计挽留措施。

原创 高速链路28Gbps下电容和AC电容一起仿真

原创 AC电容信号完整性仿真建模及设计优化

AC耦合电容是高速链路中不可或缺的元件，其阻抗优化对信号完整性至关重要。通过仿真工具对电容的封装、焊盘尺寸及掏空设计进行前仿真，指导后续PCB设计，确保阻抗匹配减少信号反射，提高信号质量是非常必要的环节；尤其在25Gbps以上的电路中，电容的设计非常关键。非著名仿真砖家，信号完整性不敢称的大师，内容皆为10年来学习仿真的辛路历程笔记，仅供研究学习参考。4.AC电容的优化设计：在布局、SI 、skew、速率等方面。1.三维电磁场软件手把手教学建模，以及避坑。3.不同类型的电容模型差异以及处理原则。