【数字ic自整资料】数字ic验证及UVM常见问题_芯片验证面试问题 uvm-优快云博客

在sv的体系下，interface可以视作一个module，和DUT，TB一样属于static层面。在实际应用中，我们往往会在testbench中将interface中的信号连接到DUT的port上，通过vif.input=i_dut.input这种方式。而当我们想要连接interface的另一端时就会出现问题。因为test是在simulation阶段才通过phase创建UVM出来的，而interface和module一样需要在parse和elaboration阶段就完成创建，这时候我们没办法将interface的另一端连到UVM的component中。此时我们需要有一个interface的instance给component调用，于是就有了virtual interface。如果不加virtual，interface一个static不能被定义在class中。

virtual是interface的指针，将硬件实际电路和软件之间通信起来的虚拟接口。

多线程常用的调度方式

多线程之间同步主要由mailbox、event、 semaphore三种进行一个通信交互。

mailbox邮箱:主要用于两个线程之间的数据通信，通过put函数和 get 函数还有peek函数进行数据的发送和获取。

Event:事件主要用于两个线程之间的一个同步运行，通过事件触发和事件等待进行两个线程间的运行同步。使用@(event)或者 wait(event.trigger)进行等待，->进行触发。

Semaphore:旗语主要是用于对资源访问的一个交互，通过key的获取和返回实现一个线程对资源的一个访问。使用put和 get函数获取返回key。一次可以多个。

简述在TB中使用interface和clocking blocking的好处

Interface是一组接口，用于对信号进行一个封装，捆扎起来。如果像verilog中对各个信号进行连接，每一层我们都需要对接口信号进行定义，若信号过多，很容易出现人为错误，而且后期的可重用性不高。因此使用interface接口进行连接，不仅可以简化代码，而且提高可重用性，除此之外，interface内部提供了其他一些功能，用于测试平台与DUT之间的同步和避免竞争。

Clocking block:在interface内部我们可以定义clocking块，可以使得信号保持同步,对于接口的采样vrbg和驱动有详细的设置操作，从而避免TB与 DUT的接口竞争，减少我们由于信号竞争导致的错误。采样提前，驱动落后，保证信号不会出现竞争。

UVM从哪里启动，接口怎么传递到环境中

在导入uvm_pkg文件时，会自动创建UVM_root所例化的对象UVM_top，UVM顶层的类会提供run_test()方法充当UVM世界的核心角色，通过UVM_top调用run_test()方法.

在环境中输入run_test来启动UVM验证平台，run_test语句会创建一个my_case0的实例，得到正确的test_name

依次执行uvm_test容器中的各个component组件中的phase机制，按照顺序:

1、build-phase（自顶向下构建UVM 树）

2、connet_phase(自低向上连接各个组件)

3、end_of_elaboration_phase(不咋用)

4、start_of_simulation_phase(不咋用)

5、run_phase() objection机制仿真挂起，通过start启动sequence（每个sequence都有一个body任务。当一个sequence启动后，会自动执行sequence的body任务）,等到sequence发送完毕则关闭objection，结束run_phase()（UVM_objection提供component和sequence共享的计数器，当所有参与到objection机制中的组件都落下objection时，计数器counter才会清零，才满足run_phase()退出的条件）

6、执行后面的phase

（持续更新ing）