2303_79538320的博客

原创 System Verilog 语法简介（一）

任何使用线网的地方均可以使用logic类型，但要求logic类型不能有多个结构性驱动，例如，在对双向总线建模的时候。此时，需要使用线网类型wire。本文是已经学完verilog语言后，拓展学习常用System Verilog 语法。参考：《systemVerilog测试平台编写指南》