2302_80180551的博客

原创 开源项目分享：FMCW雷达目标模拟（1）

这个论文的第一和第二部分比较简单，不过多赘述。

原创 Vivado FIR Complier_IP核使用方法

文章依靠该IP核对应手册PG149写的,因为笔者需求简单,没有深入挖掘功能,可以自行下载学习。

原创 Zynq嵌入式Vitis的一些常见库函数

原创 Verilog实现电容屏触摸

因为这段代码没有考虑到其他硬件的移植性问题,把我的硬件放在这里:FPGA用的是正点原子的启明星开发板上(自带FPC连接器)屏幕是中景园的4.3寸800*480分辨率电容屏(GT911)(不是打广告)下图显而易见,中景园的屏幕完全具备移植的条件,理论可行实践开始(部分代码参考正点原子历程)PS:系统时钟是50MHz。

原创 Verilog实现UART

这个也是鸽了好久的了，CPU的测试模块有点小问题，教材太旧了，还得再研究一下，最近要考试了，没什么时间，然后这个UART只有最基本的功能，没加校验位，回头再说（你的这个事吧咱们不是说不办）。在rx空闲时接收到的数据就是有效的，中间是错的。

原创 Verilog实现简单的单周期RISC_CPU

CPU 即中央处理单元的英文缩写，它是计算机的核心部件。计算机进行信息处理可分为两个步骤：(1)将数据和程序(即指令序列)输入到计算机的存储器中。(2)从第一条指令的地址起开始执行该程序，得到所需结果，结束运行。CPU 的作用是协调并控制计算机的各个部件并执行程序的指令序列，使其有条不紊地进行。因此它必须具有以下基本功能：①取指令——当程序已在存储器中时，首先根据程序入口地址取出一条程序，为此要发出指令地址及控制信号。

原创 Verilog实现级联的CIC滤波器

我这个代码还是和上次一样输入250kHz和7.5MHz的混合波,滤掉高频,对于CIC滤波器的阻带,可以变更级联数量,积分上限(也是输出位宽),梳状器输出位宽和抽取率来调整阻带,具体的大家可以自己去MATLAB里算一下(其实是我不会用),我这个代码是照着下面这个大佬的写的还有就是他说输出位宽可以是17位,但是实测17位会输出奇怪的波形,可能是阻带不对,把输出设成和积分器位宽一样的21位就行了。

原创 Verilog实现流水线除法器

原本想先写一个非流水线的,写了一点发现花的时间好像不比流水线少多少,还费事,就直接写了流水线的。下面是test bench,有点简陋,见谅。

原创 Verilog实现的流水线乘法器

下面是test bench,懒得写了,把之前的抄过来用了,明显的提升了时间效率,但是寄存器消耗量也显著增加了。上午说写,下午就出来了,这就叫效率嗷。下面的是流水线整合生成模块。

原创 Verilog实现非流水线乘法器

回头看了下之前写的乘法器,写的什么大奋,受不了重写一个,testbench在后面,等会会考虑补一。这个仿真时序比我想的大了一点,好奇怪。

原创 Verilog实现的并行FIR滤波器的test bench

憋了好久终于写出来了,初始化时忘记挂起复位信号了,一直没结果,给我到处找BUG,包折磨的,然后tb不知带为什么仿真时读取不了文件,直接暴力全部初始化了。

原创 C++实现贪吃蛇

我这个贪吃蛇没有长按加速功能,只要是一直画屏幕会狂闪,好蠢,我就整了个吃食物加速应付了事,食物被吃后会立马刷新,还有在吃食物的一瞬间改变方向会有概率把头刷到屁股后面一格,找了一圈无可奈何,我愿称之为飞雷蛇(游戏特性秒了),要是有大佬可以指出代码的bug,感激不尽。

原创 Verilog实现并行FIR滤波器

大部分沿袭某个大佬的代码,也是学到了,没有语法错,懒得写tb文件了,回头有空在写了,写得我头晕眼花的了。

原创 Verilog实现的一个简单的I/O pad模块

最近在写一个大点的东西,这个IO端口快把我整傻了,深刻认识到自己的不足,决定先去补补课再战。

原创 Verilog实现的找零钱系统

又懒得写了,激励文件回头再补,没有跑过,有大佬有见解的话洗耳恭听。

原创 C++写的一个很粗糙的俄罗斯方块

【代码】C++写的一个很粗糙的俄罗斯方块。

原创 Verilog里实现一个简单的栈

这段代码将index = 0;语句提前到integer i;难道变量声明一定要在begin后面紧接着吗,有大佬解释一下吗。明天再补注释和仿真激励文件了。

原创 补一个16X8的RAM

input EN,WR, //EN使能，控制读写是否生效,WR控制是写或读操作:1为写,0为读。input [7:0] I_DATA, //1byte的数据。input [3:0] ADDR, //4 位地址。

原创 Verilog的八位加法器

i=i+1) begin:adder_gen //PS:在Verilog中,generate块用于编译时生成硬件结构，而传统的for循环用于仿真时的顺序操作。input[7:0] ai,bi, //两个字节输入。output[7:0] sum, //和。

原创 Verilog的4X4RAM

input EN,WR, //EN是操作使能位,WR是读写判断位:1为写入,0为写出。input [3:0] ADDR, //地址输入。input [3:0] DATA, //数据输入。