F不敬仙师-优快云博客

原创杭电数字电路课程设计-流水灯设计

1.熟悉并掌握开关和显示灯作为输入和输出设备进行各种实验的方法，2. 掌握灵活运用 Verilog HDL 语言进行各种描述与建模的技巧和方法。

2024-12-13 17:25:48 792

module zhu(clk,reset,SW,led);//主模块 input clk,reset; input [1:0] SW; output reg led; wire out1,out2,out3,out4; Fdiv fd1(reset,clk,32'd2500000,out1); Fdiv fd2(reset,clk,32'd5000000,out2); Fdiv fd3(reset,clk,32'd10000000,out3); Cloc

2024-12-13 16:58:03 640

原创杭电数字电路课程设计-二进制译码器

input EN,done=0;enddone=0;enddone=1;enddone=1;enddone=1;enddone=1;enddone=1;enddone=1;enddone=1;enddone=1;endendend//////////// Inputsreg EN;// Outputswire done;.in(in),.EN(EN),.out(out),in = 0;EN = 1;

2024-12-09 21:41:33 830

原创杭电数字电路课程设计-J-K边沿触发器

output reg Q_bar // 输出 Q_bar（Q 的反向）// 产生 100MHz 的时钟信号。// 输出 Q_bar（反向）input J, K, // JK 输入。input clk, // 时钟信号。input reset, // 异步复位。input clear, // 异步清零。output reg Q, // 输出 Q。

2024-12-09 21:38:12 934

原创杭电数字电路课程设计-3-8译码器

A = 3'b000;// 测试 A=000，期望Y=11111110。// 测试 A=001，期望Y=11111101。// 测试 A=010，期望Y=11111011。// 测试 A=011，期望Y=11110111。// 测试 A=100，期望Y=11101111。// 测试 A=101，期望Y=11011111。// 测试 A=110，期望Y=10111111。// 测试 A=111，期望Y=01111111。// STA=0，期望Y=11111111。// STC=1，期望Y=11111111。

2024-12-09 21:36:49 1008

原创杭电数字电路课程设计-移位寄存器

1.掌握运用Verilog HDL进行数据流描述与建模的技巧和方法，掌握模块调用与实例引用的方法2.掌握移位寄存器的原理与设计方法: 8 位二进制数，表示输入。宽度为 8 位（[7:0]i_rst: 1 位二进制数，表示异步清零端。宽度为 1 位。i_clk: 1 位二进制数，表示时钟信号，宽度为1 位。i_shift_left：1位二进制数，表示左移功能选择端，宽度为1位i_shift_right：1位二进制数，表示右移功能选择端，宽度为1位。

2024-11-28 19:47:37 1135

原创杭电数字电路课程设计-超前进位加法器

1.掌握运用Verilog HDL进行数据流描述与建模的技巧和方法，掌握模块调用与实例引用的方法2.掌握超前进位加法器的原理与设计方法: 4 位二进制数，表示加数 A。宽度为 4 位（[3:0]: 4 位二进制数，表示加数 B。宽度为 4 位（[3:0]: 输入的初始进位，通常是 0 或者来自上级加法器的进位。: 4 位二进制数，表示两个加数 A 和 B 的和。宽度为 4 位（[3:0]: 输出的最终进位，表示加法运算后的进位结果。

2024-11-28 19:39:08 1767

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