- 博客(16)
- 收藏
- 关注
RSS订阅原创 Verilog教程----任务与函数（十四）
调用任务 test 时，变量 data1 和 data2的值赋给 in1 和 in2；任务和函数的关键字分别是task和function，利用任务和函数可以把一个大的程序模块分解程序多小的子模块，方便调试。函数只能在模块中定义，位置任意，并在模块的任何地方引用，作用范围也局限于此模块。task <任务名>；任务在模块中任意位置定义，并在模块内任意位置引用，作用范围也局限于此模块。<任务名> （端口1，端口2，······）；<函数名> （端口1，端口2，······）；端口及数据类型声明句；
2025-06-26 05:20:53
323
原创 Verilog教程----循环语句（十二）
Verilog中存在4种循环语句，用来控制语句的执行次数① for：有条件的循环语句② repeat：连续执行一次语句n次③ while：执行一条语句知道某个条件不满足④ forever：连续的执行语句；多用在initial块中，以生成时钟等周期性波形。
2025-04-06 19:51:27
1267
2
原创 Verilog教程----赋值语句（十）
在上面赋值中，a、b、c三个变量皆为wire型，a、b信号的任何变化都随时反映到c上。为用阻塞赋值方式完成非阻塞赋值同样的功能，可以采用两个always实现。assign 为持续赋值语句，主要对wire型变量进行赋值。两种赋值方式后面会继续讨论。
2025-04-04 21:23:48
313
原创 Verilog教程----块语句（九）
由于fork-join是并行快，所以上面语句执行完后，regb更新于rega的值，regc更新于改变前的regb的值，所以regb的值与regc的值不一致。顺序执行，将regb、regc的值都更新为rega的值，执行完后，regb、regc的值相等。如果一个块语句中有多条阻塞赋值语句，在前面的赋值语句完成之前，后面的语句不能被执行。阻塞赋值在该语句结束时立即完成赋值操作，即b的值在该语句结束后立刻就改变。非阻塞赋值在整个过程块结束时才完成赋值操作，即b的值并不是立刻就改变的。
2025-04-04 20:41:05
281
原创 Verilog教程----过程语句(八)
敏感信号列表，又称为事件表达式或敏感信号表达式，即该列表值改变时，会引发块内语句的执行。因此，敏感列表中，应列出影响块内取值的所有信号。有两个或两个以上用or连接。// if-else,case,casex,casez 选择语句。//clr信号上升沿到来时清零，高电平清零有效。//clr信号下降沿到来时清零，低电平清零有效。@(posedge clock) //上升沿触发。@(negedge clock) //下降沿触发。块内的逻辑描述要与敏感信号列表中信号的有效电平一致。
2025-04-03 21:09:45
378
原创 Verilog教程----表达式（六）
全等比较时，如果按位比较有相同的 x 或 z，返回结果也可以为 1，即全等比较可比较 x 或 z。逻辑相等/不等操作符不能比较 x 或 z，当操作数包含一个 x 或 z，则结果为不确定值。等价操作符包括逻辑相等（==），逻辑不等（!=），全等（===），非全等（!逻辑操作符的计算结果是一个 1bit 的值，0 表示假，1 表示真，x 表示不确定。操作数可以为常数，整数，实数，线网，寄存器，时间，位选，域选，存储器及函数调用等。按位操作符包括：取反（~），与（&），或（|），异或（^），同或（~^）。
2025-04-01 19:32:39
992
原创 Verilog教程----数据类型（五）
存储器变量就是一种寄存器数组，可用来描述 RAM 或 ROM 的行为//256bit的1bit存储器//1Kbyte存储器，位宽8bit//令第512个8bit的存储单元值为0参数用来表示常量，用关键字 parameter 声明，只能赋值一次。类似于C中的 #define 宏定义。
2025-03-31 21:58:04
1022
原创 Verilog教程----数值表示(四)
但基本格式相同，二进制（‘b’/‘B’)，八进制（‘o’/‘O’），十进制（‘d’/‘D’)，十六进制（'h'/'H'）Verilog 数值表示比C要复杂，数值可指明位宽，也可不指明位宽，如果不指明则按电脑位默认，浪费资源，不推荐。-15 在 5 位二进制中的形式为 5'b10001, 在 6 位二进制中的形式为 6'b11_0001。x 未知 意味着信号数值的不确定，即在实际电路里，信号可能为 1，也可能为 0。//一般会根据编译器自动分频位宽，常见的为32bit。0 1 与C相同。
2025-03-31 21:12:20
486
原创 Verilog教程----基础语法（三）
Verilog是区分大小写。因为Verilog语句并行运行，所以格式自由，可以一行内编写，也可以多行编写，比C语言、python格式灵活。
2025-03-31 20:42:23
240
原创 Verilog教程---设计方法（二）
Verilog 的设计多采用自上而下的设计方法（top-down）。即先定义顶层模块功能，进而分析要构成顶层模块的必要子模块；然后进一步对各个模块进行分解、设计，直到到达无法进一步分解的底层功能块。这样，可以把一个较大的系统，细化成多个小系统，从时间、工作量上分配给更多的人员去设计，从而提高了设计速度，缩短了开发周期。顶层模块。
2025-03-31 20:05:54
285
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人