Sea_Sand息禅

基于的平台是Vivado 2018.2本文主要以一个简单的半加器加器（组合逻辑为例）学习vivado的综合，I/O配置的一些内容。本人小白，记一些自己的理解。任务：分析Log文件。 布局I/O管脚 分析两个视图 分析约束.xdc文件 首先介绍半加器：链接地址：http://www.elecfans.com/dianzichangshi/20170816539743....

创建基本时钟周期约束。（验证我们的设计能否在期望的频率上运行）（学习记录，晚一点会做实验传上来的。） 时钟基本概念：https://blog.youkuaiyun.com/wordwarwordwar/article/details/78259208时序约束的基本概念：https://blog.youkuaiyun.com/zz_Caleb/article/details/84453792约束是如何构...

发起沿和捕获沿（Launch edge & Capture edge） Launch edge是发送数据的时钟边沿，通常选择上升沿。 Capture edge是捕获段捕获到该数据的时钟边沿。 通常情况下这两个边沿会有一个时钟周期的差别。 时序路径（Timing path典型时序路径有四种） 第一类时序路径（红色） 从device A的时钟到FPGA的第一级...

常用命令：Set_input_delay,create_clock,set_output_delay以及用于组合逻辑的set_max_delay. Input delay：什么是输入延时？ Trace delay（又叫做board delay）板级延时 输入延时：以上游芯片的发送沿（launch edge）为参考点。发送数据之后，经过input delay这么长时间。数据...

module crc_16( input clk, input [47:0]mac, input rst, input hash_enable,//哈希控制器使能位 output reg hash_complete,//哈希转换完成标志位 output reg [15:0]crc_16 ); wire[63:0...