ZYT152的博客

前言写这篇博客的目的是记录自己的学习过程PLL介绍PLL(phase-locked loop),即锁相环。是FPGA中的重要资源。由于一个复杂的FPGA系统往往需要多个不同频率，相位的时钟信号。所以，一个FPGA芯片中PLL的数量是衡量FPGA芯片能力的重要指标。FPGA的设计中，时钟系统的FPGA高速设计机器重要，一个低抖动，低延迟的系统时钟会增加FPGA设计的成功率。锁相环（PLL ）主要用于频率综合。使用一个 PLL 可以从一个输入时钟信号生成多个时钟信号。实验目的本次实验将利用PLL锁

一：创建一个VIVADO工程打开vivado，点击File并勾选“Do not specify sources at this time”，意思是先创建工程，后期再添加文件。也可不勾选。不勾选会跳出这个页面二：创建Verilog HDL 文件1.点击 Project Manager 下的 Add Sources 图标2.选择添加或创建设计源文件“ Add or create design sources 点击“ Next选择创建文件“ Create File在这里插入图片

站在了前人的肩膀上参考教程：https://blog.youkuaiyun.com/qq_38791897/article/details/88806037https://blog.youkuaiyun.com/qq_39498701/article/details/84668833Vivado是Xilinx公司提供的逻辑开发平台(之一)。如果不喜欢Vivado自带的文本编辑器，可以选择第三方的文本编辑器，例如VSCode。在Vivado中指定VSCode作为文本编辑器的方法如下：一 ：Vivado指定Vscode作为